低延迟40-Gbps以太网 Intel® Stratix® 10 IP核用户指南

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ID 683600
日期 10/05/2020
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1. 数据表 2. Intel Stratix 10 LL 40GbE IP核参数 3. 启用 4. 功能说明 5. 复位 6. 接口和信号说明 7. 控制，状态和统计寄存器说明 8. 调试链路 9. Ethernet套件 10. Intel® Stratix® 10低延迟40GbE IP核用户指南存档 11. Intel Stratix 10 LL 40GbE IP核和面向Arria 10器件的低延迟40GbE IP核之间的不同 12. 文档修订历史
1. 数据表 x
1.1. Intel Stratix 10 LL 40GbE IP核支持的功能 1.2. Intel Stratix 10 LL 40GbE核器件系列和速度等级支持 1.3. 资源利用率 1.4. 发布信息
1.2. Intel Stratix 10 LL 40GbE核器件系列和速度等级支持 x
1.2.1. 器件系列支持 1.2.2. Intel Stratix 10 LL 40GbE IP核器件速度等级支持
3. 启用 x
3.1. Intel® FPGA IP核安装和许可 3.2. 指定 Intel Stratix 10 LL 40GbE IP核参数和选项 3.3. 仿真IP核 3.4. 生成的文件结构 3.5. 将您的IP核集成到设计中 3.6. Intel Stratix 10 LL 40GbE IP核测试台 3.7. 编译完整设计和编程FPGA
3.5. 将您的IP核集成到设计中 x
3.5.1. 管脚约束 3.5.2. 添加收发器PLL 3.5.3. 40GBASE-KR4/CR4实例的时钟请求 3.5.4. 添加外部TX MAC PLL 3.5.5. Intel Stratix 10 LL 40GbE核布局设置
3.6. Intel Stratix 10 LL 40GbE IP核测试台 x
3.6.1. 了解测试台行为
4. 功能说明 x
4.1. Intel Stratix 10 LL 40GbE IP核功能说明 4.2. 用户接口到以太网传输
4.1. Intel Stratix 10 LL 40GbE IP核功能说明 x
4.1.1. Intel Stratix 10 LL 40GbE核TX MAC数据路径 4.1.2. Intel Stratix 10 LL 40GbE Core RX MAC数据路径 4.1.3. 链路故障信号接口 4.1.4. Intel® Stratix® 10 低延迟40GBASE-KR4 IP核实例
4.1.1. Intel Stratix 10 LL 40GbE核TX MAC数据路径 x
4.1.1.1. 帧填充 4.1.1.2. 前导码插入 4.1.1.3. Inter-Packet Gap生成和插入 4.1.1.4. 帧校验序列（CRC-32）插入
4.1.2. Intel Stratix 10 LL 40GbE Core RX MAC数据路径 x
4.1.2.1. IP核前导码处理 4.1.2.2. IP核严格SFD检查 4.1.2.3. 长度/类型字段处理 4.1.2.4. RX CRC校验和动态转发
4.1.2.3. 长度/类型字段处理 x
4.1.2.3.1. 长度检查
4.2. 用户接口到以太网传输 x
4.2.1. 传输顺序 4.2.2. TX和RX数据路径上的比特顺序
6. 接口和信号说明 x
6.1. TX MAC接口到用户逻辑 6.2. RX MAC接口到用户逻辑 6.3. 收发器 6.4. 收发器重配置信号 6.5. Avalon® 存储器映射管理接口 6.6. 其他状态和调试信号 6.7. 复位信号 6.8. 时钟 6.9. 流程控制接口
7. 控制，状态和统计寄存器说明 x
7.1. Intel® Stratix® 10 LL 40GBASE-KR4/CR4寄存器 7.2. PHY寄存器 7.3. TX MAC寄存器 7.4. RX MAC寄存器 7.5. 统计寄存器
7.5. 统计寄存器 x
7.5.1. TX统计寄存器 7.5.2. RX统计寄存器
9. Ethernet套件 x
9.1. 功能
1. 数据表
2. Intel Stratix 10 LL 40GbE IP核参数
3. 启用
4. 功能说明
5. 复位
6. 接口和信号说明
7. 控制，状态和统计寄存器说明
8. 调试链路
9. Ethernet套件
10. Intel® Stratix® 10低延迟40GbE IP核用户指南存档
11. Intel Stratix 10 LL 40GbE IP核和面向Arria 10器件的低延迟40GbE IP核之间的不同
12. 文档修订历史

6.1. TX MAC接口到用户逻辑

TX MAC为FPGA架构提供一个 Avalon® streaming interface。数据路径包含2个64-bit字。最小数据包为9字节。
表 13.   Avalon® Streaming TX MAC接口信号所有接口均由clk_txmac时钟提供时钟。您在Intel Stratix 10 LL 40GbE参数编辑器中指定的 Ready latency 值是此接口上的 Avalon® streaming interface readyLatency值。

信号

方向

说明
clk_txmac Output

IP核的TX时钟是clk_txmac。该时钟的频率是312.5 MHz。

在Intel Stratix 10 LL 40GbE参数编辑其中启用 Use external TX MAC PLL ，则clk_txmac_in输入时钟驱动clk_txmac。

l2_tx_data[127:0] Input

数据输入到MAC。Bit 127为MSB，而bit 0为LSB。以从左到右的惯常顺序读取字节。
l2_tx_preamble[63:0] Input

用户前导码数据。在Intel Stratix 10 LL 40GbE参数编辑器中启用 Enable preamble passthrough 后，可用。

l2_tx_startofpacket置位后，用户逻辑驱动自定义数据。
l2_tx_valid Input 置位后，表示有效数据。
l2_tx_startofpacket Input 置位后，表示帧的第一个字节。置位l2_tx_startofpacket后，l2_tx_data的MSB驱动数据包开始。驱动周一期中l2_tx_startofpacket和l2_tx_endofpacket的数据包被忽略。
l2_tx_endofpacket Input 置位后，表示数据包结束。驱动同一周期中l2_tx_startofpacket和l2_tx_endofpacket的数据包被忽略。
l2_tx_empty[3:0] Input 指定置位l2_tx_endofpacket后的空字节个数。
l2_tx_ready Output 置位后，表示MAC可接受数据。IP核在时钟周期<n>上置位l2_tx_ready信号，表示时钟周期 <n + readyLatency> 为就绪周期。客户端可能仅置位l2_tx_valid和并在就绪周期传送数据。
l2_tx_error Input 在EOP周期中置位后（同时置位l2_tx_endofpacket），指示IP核先在数据包中插入错误，再将其发送到Ethernet链路。
注： Quartus Prime Pro 17.1 Stratix 10 ES Editions软件中没有该功能。
l2_txstatus_valid Output 置位后，显示l2_txstatus_data和l2_txstatus_error[6:0]正在驱动有效数据。
l2_txstatus_data[39:0] Output

指定有关传输帧的信息。字段定义如下：

  • [Bit 39]: 置位后，表示PFC帧
  • [Bit 38]: 置位后，表示单播（unicast）帧
  • Bit[37]: 置位后，表示组播（multicast）帧
  • Bit[36]: 置位后，表示广播（broadcast）帧
  • Bit[35]: 置位后，表示暂停（pause）帧
  • Bit[34]: 置位后，表示控制帧
  • Bit[33]: 置位后，表示VLAN帧
  • Bit[32]: 置位后，表示堆栈式VLAN帧
  • Bits[31:16]: 指定从目的地址的第一字节到FCS最后一个字节的帧长度
  • Bits[15:0]: 指定有效载荷的长度
l2_txstatus_error[6:0] Output

指定传送帧中的错误类型。以下字段定义为：

  • Bits[6:3]: 保留
  • Bit[2]: 有效载荷长度错误
  • Bit[1]: 超大帧
  • Bit[0]: 保留。
图 13. 客户端到MAC Avalon® streaming interface l2_tx_data 接收顺序是从最高字节到最低字节。该时序图中，目的地址的第一字节在l2_tx_data[127:120] ，0xabe4233 . . . 。该实例中的就绪延迟为0。
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