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6.8. 时钟
必须将收发器基准时钟（clk_ref）频率设置为IP核支持的值。Intel Stratix 10 LL 40GbE IP核支持的clk_ref频率为644.53125 MHz ±100 ppm 或322.265625 MHz ±100 ppm。提供收发器基准时钟的任何源都需要±100ppm值。
SyncE IP核实列是您在参数编辑器中启用 Enable SyncE 后的IP实例。这些实例提供RX恢复时钟作为顶层输出信号。
ITU-T G.8261，G.8262和G.8264建议中介绍的同步Ethernet标准，要求通过一序列的节点对TX时钟进行滤波，以保持与RX基准时钟的同步。预期用法是用户逻辑利用已滤波版的RX恢复时钟信号驱动TX PLL基准时钟，从而确保接收和发送功能保持同步。该使用模型中，Intel Stratix 10 LL 40GbE IP核以外的设计组件执行该滤波处理。
| 信号名称 |
说明 |
|---|---|
| clk_ref |
输入时钟clk_ref是收发器RX CDR PLL的基准时钟。 该时钟的频率必须符合IEEE 802.3ba-2010 Ethernet Standard规定的644.53125 MHz或322.265625 MHz 且精确度为 ±100 ppm。此外，clk_ref必须符合 IEEE 802.3ba-2010 Ethernet Standard要求的抖动规范。 PLL和时钟生成逻辑使用该基准时钟获得收发器和PCS时钟。在适当的专用时钟管脚上，输入时钟应该是高质量信号。请参阅相关器件数据手册了解收发器基准时钟相位噪声规范。 |
| clk_txmac_in | 如果在Intel Stratix 10 LL 40GbE参数编辑器中启用 Use external TX MAC PLL ，该时钟会驱动TX MAC。端口有望接收外部TX MAC PLL的时钟并驱动内部时钟clk_txmac。所需的TX MAC时钟频率是312.5 MHz。用户逻辑必须驱动PLL的clk_txmac_in，且该PLL的输入为PHY基准时钟，clk_ref。 |
| tx_serial_clk |
该输入时钟是外部PLL接口的一部分。IP核扇出的时钟将四个收发器PHY链路中的每一个链路作为对象。必须从单个TX收发器PLL驱动该时钟，并且该TX收发器PLL是独立于Intel Stratix 10 LL 40GbE IP核单独配置的。要求的频率为5156.25 MHz。 |
| clk_status |
对控制和状态接口提供时钟。时钟质量和所选管脚并不重要。预计clk_status会是100–161 MHz时钟。 如果启用Enable KR4/CR4，则必须驱动该时钟和具有相同时钟的reconfig_clk。 |
| reconfig_clk |
对控制和状态接口提供时钟。时钟质量和所选管脚并不重要。预计reconfig_clk会是100–161 MHz时钟。 如果启用Enable KR4/CR4，就必须驱动该时钟和具有相同时钟的clk_status。 |
| 信号名称 |
说明 |
|---|---|
| clk_txmac | IP核的TX时钟为clk_txmac。TX MAC时钟频率为312.5 MHz。 在Intel Stratix 10 LL 40GbE参数编辑其中启用 Use external TX MAC PLL ，则clk_txmac_in输入时钟驱动clk_txmac。 |
| clk_rxmac |
IP核的RX时钟为clk_txmac。RX MAC时钟频率为312.5 MHz。 仅当rx_pcs_ready的值为1时，该时钟才是靠时钟。IP核从恢复时钟生成clk_rxmac，并且该恢复时钟依赖于传入的RX数据。 |
| clk_rx_recover | RX恢复时钟。该时钟仅在Intel Stratix 10 LL 40GbE参数编辑器中启用 Enable SyncE 时可。 正常操作期间RX恢复时钟的频率为156.25 MHz。40GBASE-KR4CR4实例中，仅当IP核完成自动协商和链路训练后，clk_rx_recover时钟频率才会稳定在156.25 MHz。 预期用法是使用已滤除版的clk_rx_recover驱动TX收发器PLL基准时钟，以确保接收和发送功能在Synchronous Ethernet系统中保持同步。为此，必须例化设计中的其他组件。IP核不提供滤除处理。 |