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11. Intel Stratix 10 LL 40GbE IP核和面向Arria 10器件的低延迟40GbE IP核之间的不同
Intel Stratix 10 LL 40GbE面向 Intel® Stratix® 10器件。但其并非简单的Low Latency 40GbE IP核面向 Intel® Stratix® 10器件端口和面向 Intel® Arria® 10器件端口。信号,寄存器和寄存器字段皆不相同:不能简单地,不经其他设计工作就将用于 Intel® Arria® 10的IP核替换设计中的 Intel® Stratix® 10或 Stratix® VIP核。
属性 |
Intel Stratix 10 LL 40GbE IP Core |
面向Arria 10器件的Low Latency 40GbE IP Core |
---|---|---|
器件支持 |
支持 Intel® Stratix® 10器件系列。 |
支持 Intel® Arria® 10器件系列。 |
复位 |
提供3个异步应付为信号(通用,RX-only和TX-only)和3个软复位复位寄存器位。 |
支持信号异步硬复位信号和3个软复位寄存器位。 |
客户端接口宽度 |
Avalon® streaming interface 128-bit位数据总线 |
Avalon® streaming interface 256-bit数据总线或定制流接口128-bit数据总线。 |
Avalon® streaming TX客户端接口readyLatency | Avalon® streaming TX接口readyLatency可配置为0或3(参数)。 | Avalon® streaming TX接口readyLatency始终为0。 |
前导传递 | 可作为配置选项(参数)。启用前导传递(preamble passthrough)时,必须在单独的总线上提供前导码,l2_tx_preamble[63:0],并且IP核在单独的总线上提供RX前导码,l2_rx_preamble[63:0]。 | 可作为配置选项(参数)。启用前导码时,必须在TX客户端接口总线(l4_tx_data或din)提供前导码,并且IP核在RX客户端接口总线(l4_rx_data或dout_d)提供前导码。 |
接口到收发器TX PLL | 必须例化一个单TX PLL IP核以连接Intel Stratix 10 LL 40GbE IP核的单tx_serial_clk输入管脚。 | 可例化1-4个TX PLL IP核以连接LL 40GbE IP核的4个不同tx_serial_clk输入管脚。 |
统计计数器 | 作为配置选项(参数)。 | RX和TX统计计数器可作为两个不同的配置选项(参数)单独使用。 |
统计计数器增量向量 | 无论统计寄存器是否使能,都可以使用的客户端接口信号L2_txstatus_data, l2_txstatus_error和l2_rxstatus_data信号。 | 无论统计寄存器是否使能,每个可能的统计寄存器可用的单个tx_inc_和rx_inc_信号。 |
40GBASE-KR4 | 可作为配置选项。40GBASE-KR4或40GBASE-CR4的可配置支持。执行 IEEE Backplane Ethernet Standard 802.3-2012。 | 40GBASE-KR4可作为配置选项。执行IEEE Backplane Ethernet Standard 802.3ap-2007。 |
流程控制 | 本发布中尚不可用。 | 作为可配置选项(参数)。 |
1588 PTP支持 | 不支持。 | N/A |
使能FCS字上的EOP对齐 | 始终启用。 | 作为可配置选项(参数)。 |
最小平均包间隔(interpacket gap) | 值为12字节。 | 值none(单字节),8个字节和12个字节作为可配置选项(参数)。 |
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