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6.3. 收发器
收发器需要单独例化高级发送(ATX)PLL以生成高速串行时钟。对于Intel Stratix 10 LL 40GbE IP核,可将同一ATX PLL用于所有4个收发器。许多情况下,相同ATX PLL可用作具有类似输入时钟要求的其他收发器的输入。 在小数分频PLL(fPLL)和CMU PLL相比,ATX PLL具有最佳抖动性能,并支持最高频率操作。
信号 |
方向 |
说明 |
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tx_serial[3:0] | Output | TX收发器数据。每个tx_serial比特驱动两个物理管脚组成的一个差分对。 |
rx_serial[3:0] | Input | RX收发器数据。每个rx_serial比特驱动两个物理管脚组成的一个差分对。 |
clk_ref | Input | PLL参考时钟。RX PMA中时钟数据恢复(CDR)电路的输入。该时钟的频率为644.53125 MHz 。 |
tx_serial_clk | Input | 由ATX PLL驱动的高速串行时钟。该时钟频率为5.15625 GHz。 IP核扇出时钟,以四个收发器PHY链路中的每一个为目标。必须从单个TX收发器PLL驱动该时钟,并且该TX收发器PLL是独立于Intel Stratix 10 LL 40GbE IP核单独配置的。 |
tx_pll_locked | Input | 从ATX PLL的锁定信号表示ATX PLL已锁定。 |