低延迟40-Gbps以太网 Intel® Stratix® 10 IP核用户指南

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ID 683600
日期 10/05/2020
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1. 数据表 2. Intel Stratix 10 LL 40GbE IP核参数 3. 启用 4. 功能说明 5. 复位 6. 接口和信号说明 7. 控制，状态和统计寄存器说明 8. 调试链路 9. Ethernet套件 10. Intel® Stratix® 10低延迟40GbE IP核用户指南存档 11. Intel Stratix 10 LL 40GbE IP核和面向Arria 10器件的低延迟40GbE IP核之间的不同 12. 文档修订历史
1. 数据表 x
1.1. Intel Stratix 10 LL 40GbE IP核支持的功能 1.2. Intel Stratix 10 LL 40GbE核器件系列和速度等级支持 1.3. 资源利用率 1.4. 发布信息
1.2. Intel Stratix 10 LL 40GbE核器件系列和速度等级支持 x
1.2.1. 器件系列支持 1.2.2. Intel Stratix 10 LL 40GbE IP核器件速度等级支持
3. 启用 x
3.1. Intel® FPGA IP核安装和许可 3.2. 指定 Intel Stratix 10 LL 40GbE IP核参数和选项 3.3. 仿真IP核 3.4. 生成的文件结构 3.5. 将您的IP核集成到设计中 3.6. Intel Stratix 10 LL 40GbE IP核测试台 3.7. 编译完整设计和编程FPGA
3.5. 将您的IP核集成到设计中 x
3.5.1. 管脚约束 3.5.2. 添加收发器PLL 3.5.3. 40GBASE-KR4/CR4实例的时钟请求 3.5.4. 添加外部TX MAC PLL 3.5.5. Intel Stratix 10 LL 40GbE核布局设置
3.6. Intel Stratix 10 LL 40GbE IP核测试台 x
3.6.1. 了解测试台行为
4. 功能说明 x
4.1. Intel Stratix 10 LL 40GbE IP核功能说明 4.2. 用户接口到以太网传输
4.1. Intel Stratix 10 LL 40GbE IP核功能说明 x
4.1.1. Intel Stratix 10 LL 40GbE核TX MAC数据路径 4.1.2. Intel Stratix 10 LL 40GbE Core RX MAC数据路径 4.1.3. 链路故障信号接口 4.1.4. Intel® Stratix® 10 低延迟40GBASE-KR4 IP核实例
4.1.1. Intel Stratix 10 LL 40GbE核TX MAC数据路径 x
4.1.1.1. 帧填充 4.1.1.2. 前导码插入 4.1.1.3. Inter-Packet Gap生成和插入 4.1.1.4. 帧校验序列（CRC-32）插入
4.1.2. Intel Stratix 10 LL 40GbE Core RX MAC数据路径 x
4.1.2.1. IP核前导码处理 4.1.2.2. IP核严格SFD检查 4.1.2.3. 长度/类型字段处理 4.1.2.4. RX CRC校验和动态转发
4.1.2.3. 长度/类型字段处理 x
4.1.2.3.1. 长度检查
4.2. 用户接口到以太网传输 x
4.2.1. 传输顺序 4.2.2. TX和RX数据路径上的比特顺序
6. 接口和信号说明 x
6.1. TX MAC接口到用户逻辑 6.2. RX MAC接口到用户逻辑 6.3. 收发器 6.4. 收发器重配置信号 6.5. Avalon® 存储器映射管理接口 6.6. 其他状态和调试信号 6.7. 复位信号 6.8. 时钟 6.9. 流程控制接口
7. 控制，状态和统计寄存器说明 x
7.1. Intel® Stratix® 10 LL 40GBASE-KR4/CR4寄存器 7.2. PHY寄存器 7.3. TX MAC寄存器 7.4. RX MAC寄存器 7.5. 统计寄存器
7.5. 统计寄存器 x
7.5.1. TX统计寄存器 7.5.2. RX统计寄存器
9. Ethernet套件 x
9.1. 功能
1. 数据表
2. Intel Stratix 10 LL 40GbE IP核参数
3. 启用
4. 功能说明
5. 复位
6. 接口和信号说明
7. 控制，状态和统计寄存器说明
8. 调试链路
9. Ethernet套件
10. Intel® Stratix® 10低延迟40GbE IP核用户指南存档
11. Intel Stratix 10 LL 40GbE IP核和面向Arria 10器件的低延迟40GbE IP核之间的不同
12. 文档修订历史

7.2. PHY寄存器

表 26.  PHY寄存器全局硬复位csr_rst_n复位所有寄存器。TX复位tx_rst_n信号和RX复位rx_rst_n信号不会复位这些寄存器。
地址 名称 说明 复位 访问权限
0x300 REVID IP核PHY模块版本ID。

0x0627 2016

 RO
0x301 SCRATCH 可用于测试的Scratch寄存器。 0x0000 0000 RW
0x302 PHY_NAME_0 IP核实例标识符字符串的首字符，"0040" 。其中"00"不可打印。

0x0000 3430

 RO
0x303 PHY_NAME_1 IP核实例标识符字符串的后一段字符，"00GE"。"00"不可打印。 0x0000 4745 RO
0x304 PHY_NAME_2 IP核实例标识符字符串的末尾字符，“0pcs”。“0”不可打印。 0x0070 6373 RO
0x310 PHY_CONFIG PHY配置寄存器。以下比特字段定义为：
  • Bit[0]: sys_rst 。系统完全复位（寄存器除外）。设置该比特启动内部复位序列。
  • Bit[1]: soft_txp_rst。TX软复位。复位TX PCS和TX MAC。
  • Bit[2]: soft_rxp_rst。RX软复位。 复位RX PCS和RX MAC。
  • Bits[31:3]: Reserved.

29'hX_3'b0 1

RW
0x312 WORD_LOCK 置位后，表示虚拟通道已确认串行数据流的66比特块边界。

28'hX4'b0 1

RO
0x313 EIO_SLOOP 串行PMA环回。设置一个比特将相应收发器置于串行环回模式。在串行环回模式中，TX数据通路通过一个内部环回路径环回到RX数据通路。

28'hX4'b0 1

RW
0x314 EIO_FLAG_SEL 支持PCS Native PHY IP核中单个FIFO标记的间接寻址。通过一个指定的FIFO标记编码编程该寄存器。然后可在EIO_FLAGS寄存器中访问该标记值（每接收器一个）。

EIO_FLAG_SEL寄存器中的值指示IP核提供以下FIFO标记：

  • 3'b000: TX FIFO满
  • 3'b001: TX FIFO空
  • 3b010: TX FIFO 部分满
  • 3'b011: TX FIFO部分空
  • 3b100: RX FIFO 满
  • 3b101: RX FIFO空
  • 3b110: RX FIFO部分满
  • 3b111: RX FIFO部分空
 29'hX3'b0 1 RW
0x315 EIO_FLAGS PCS间接数据。要读取FIFO标记，在EIO_FLAG_SEL寄存器中设置该值以标明要读取的标记。在EIO_FLAG_SEL寄存器中指定标记后，EIO_FLAGS寄存器中每个比特[n]都具有收发器通道中通路[n]的FIFO标记值。

28'hX4'b0 1

RO
0x321 EIO_FREQ_LOCK 每个已置位的位表示对应通路RX时钟数据恢复（CDR）锁相环（phase-locked loop，PLL）被锁定。

28'hX4'b0 1

RO
0x322 PHY_CLK 以下编码定义为：
  • Bit[0]：表示TX PCS是否就绪
  • Bit [1]：表示TX MAC PLL是否锁定。
  • Bit[2]: 表示RX CDR PLL是否锁定。
 29'hX3'b00 1 RO
0x323 FRM_ERR

每个已置位比特表示相应虚拟数据通路有一个帧错误。可读取该寄存器以确定IP核是否能保持较低数量的帧错误，如果低于阈值就会失去字锁定。该位为粘性位，除非IP核失去字锁定。写1'b1到SCLR_FRM_ERR寄存器以清除。

如果IP核失去字锁定，就会清零该寄存器。

28'hX_4'b0 1

RO
0x324 SCLR_FRM_ERR FRM_ERR寄存器同步清零。写1'b1到该寄存器以清零FRM_ERR寄存器和LANE_DESKEWED寄存器的比特[1]。单个位清除所有粘性帧错误。

该位不可自动清除。需写1'b0以继续记录帧错误。

 0x0 RW
0x325 EIO_RX_SOFT_PURGE_S
设置比特[0]以清除所有4个物理数据通路的RX FIFO。
  • Bit[11]：如果设置为1，禁用PCS到PMA的位滑（bitslip）请求。
  • Bit[12]：如果设置为1，禁用PCS到PMA复位请求。要使用收发器套件，该比特必须设置为1。

0x0000

RO
0x326 RX_PCS_FULLY_ALIGNED_S 表示RX PCS已完全对齐并准备接收流量。
  • Bit[0]: RX PCS完全对齐状态。
  • Bit[1]: RX PCS误码率状态。比特值为1表示误码率错误高于10-4或50 us内至少16个错误。仅当链路故障生成使能时，该比特值有效。

31'hX1'b0 1

RO
0x328 AM_LOCK 置位后表示物理通道已确认数据流中的虚拟数据通路对齐标记符。 28'hX_4'b0 1 RO
0x329 LANE_DESKEWED
以下编码定义为：
  • Bit [0]：表示全部数据通路都被去偏斜。
  • Bit [1]：置位后，表示通路去偏斜状态中有变更。要清除该粘性位，需写1'b1到SCLR_FRM_ERR寄存器相应的位。此为锁存信号。
30'hX2'b00 1 RO
0x330 PCS_VLANE 以下编码定义如下：
  • Bit[1:0]: 物理lane 0的虚拟索引。
  • Bit[3:2]: 物理lane 1的虚拟索引。
  • Bit[5:4]: 物理lane 2的虚拟索引。
  • Bit[7:6]: 物理lane 3的虚拟索引。
 24'bX8'b0 1 RO
0x340 KHZ_REF 该寄存器显示基准时钟频率值。此频率值应用以下定义：

[(Register value 2 * clk_status)/10] KHZ

0x0000 0000 RO
0x341 KHZ_RX 该寄存器显示RX时钟(clk_rxmac)频率值。该频率值应用以下定义：

[(Register value 2 * clk_status)/10] KHZ

0x0000 0000 RO
0x342 KHZ_TX 该寄存器显示TX时钟(clk_txmac)频率的值。该频率值应用以下定义：

[(Register value 2 * clk_status)/10] KHZ

0x0000 0000 RO
1 X表示“Don't Care”。
2 寄存器值转换为小数（decimal）。
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