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3.5.2. 添加收发器PLL
Intel Stratix 10 LL 40GbE IP核需要一个外部PLL来驱动TX收发器串行时钟,以便进行编译并在硬件中正常工作。多数情况下,可与设计中的其他收发器共享相同的PLL。
图 4. PLL配置实例通过 Intel® FPGA ATX PLL IP核例化TX收发器PLL。必须始终在Intel Stratix 10 LL 40GbE IP核外部例化TX收发器PLL。
可使用IP Catalog创建收发器PLL。
- 选择Stratix 10 Transceiver ATX PLL。
- 在参数编辑器中,设置下列参数值:
- PLL output frequency设置为5156.25 MHz。收发器使用PLL输入时钟的上升沿和下降沿执行双沿时钟计时。因此,此PLL输出频率设置支持收发器中的10.3125 Gbps数据率。
- PLL integer reference clock frequency设置为644.53125MHz。
必须将Intel Stratix 10 LL 40GbE IP核PHY链路的tx_serial_clk输入管脚连接到ATX PLL的输出端口。