低延迟40-Gbps以太网 Intel® Stratix® 10 IP核用户指南

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ID 683600
日期 10/05/2020
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1. 数据表 2. Intel Stratix 10 LL 40GbE IP核参数 3. 启用 4. 功能说明 5. 复位 6. 接口和信号说明 7. 控制，状态和统计寄存器说明 8. 调试链路 9. Ethernet套件 10. Intel® Stratix® 10低延迟40GbE IP核用户指南存档 11. Intel Stratix 10 LL 40GbE IP核和面向Arria 10器件的低延迟40GbE IP核之间的不同 12. 文档修订历史
1. 数据表 x
1.1. Intel Stratix 10 LL 40GbE IP核支持的功能 1.2. Intel Stratix 10 LL 40GbE核器件系列和速度等级支持 1.3. 资源利用率 1.4. 发布信息
1.2. Intel Stratix 10 LL 40GbE核器件系列和速度等级支持 x
1.2.1. 器件系列支持 1.2.2. Intel Stratix 10 LL 40GbE IP核器件速度等级支持
3. 启用 x
3.1. Intel® FPGA IP核安装和许可 3.2. 指定 Intel Stratix 10 LL 40GbE IP核参数和选项 3.3. 仿真IP核 3.4. 生成的文件结构 3.5. 将您的IP核集成到设计中 3.6. Intel Stratix 10 LL 40GbE IP核测试台 3.7. 编译完整设计和编程FPGA
3.5. 将您的IP核集成到设计中 x
3.5.1. 管脚约束 3.5.2. 添加收发器PLL 3.5.3. 40GBASE-KR4/CR4实例的时钟请求 3.5.4. 添加外部TX MAC PLL 3.5.5. Intel Stratix 10 LL 40GbE核布局设置
3.6. Intel Stratix 10 LL 40GbE IP核测试台 x
3.6.1. 了解测试台行为
4. 功能说明 x
4.1. Intel Stratix 10 LL 40GbE IP核功能说明 4.2. 用户接口到以太网传输
4.1. Intel Stratix 10 LL 40GbE IP核功能说明 x
4.1.1. Intel Stratix 10 LL 40GbE核TX MAC数据路径 4.1.2. Intel Stratix 10 LL 40GbE Core RX MAC数据路径 4.1.3. 链路故障信号接口 4.1.4. Intel® Stratix® 10 低延迟40GBASE-KR4 IP核实例
4.1.1. Intel Stratix 10 LL 40GbE核TX MAC数据路径 x
4.1.1.1. 帧填充 4.1.1.2. 前导码插入 4.1.1.3. Inter-Packet Gap生成和插入 4.1.1.4. 帧校验序列（CRC-32）插入
4.1.2. Intel Stratix 10 LL 40GbE Core RX MAC数据路径 x
4.1.2.1. IP核前导码处理 4.1.2.2. IP核严格SFD检查 4.1.2.3. 长度/类型字段处理 4.1.2.4. RX CRC校验和动态转发
4.1.2.3. 长度/类型字段处理 x
4.1.2.3.1. 长度检查
4.2. 用户接口到以太网传输 x
4.2.1. 传输顺序 4.2.2. TX和RX数据路径上的比特顺序
6. 接口和信号说明 x
6.1. TX MAC接口到用户逻辑 6.2. RX MAC接口到用户逻辑 6.3. 收发器 6.4. 收发器重配置信号 6.5. Avalon® 存储器映射管理接口 6.6. 其他状态和调试信号 6.7. 复位信号 6.8. 时钟 6.9. 流程控制接口
7. 控制，状态和统计寄存器说明 x
7.1. Intel® Stratix® 10 LL 40GBASE-KR4/CR4寄存器 7.2. PHY寄存器 7.3. TX MAC寄存器 7.4. RX MAC寄存器 7.5. 统计寄存器
7.5. 统计寄存器 x
7.5.1. TX统计寄存器 7.5.2. RX统计寄存器
9. Ethernet套件 x
9.1. 功能
1. 数据表
2. Intel Stratix 10 LL 40GbE IP核参数
3. 启用
4. 功能说明
5. 复位
6. 接口和信号说明
7. 控制，状态和统计寄存器说明
8. 调试链路
9. Ethernet套件
10. Intel® Stratix® 10低延迟40GbE IP核用户指南存档
11. Intel Stratix 10 LL 40GbE IP核和面向Arria 10器件的低延迟40GbE IP核之间的不同
12. 文档修订历史

6.2. RX MAC接口到用户逻辑

RX MAC为FPGA架构提供 Avalon® streaming interface。数据路径包含2个64-bit字。
表 14.   Avalon® Streaming RX MAC接口信号所有接口信号均由clk_rxmac时钟提供时钟。

信号

方向

说明
clk_rxmac Output 对RX MAC提供时钟。从传入数恢复。rx_pcs_ready被置位后，可确保该时钟保持稳定。该时钟的频率为312.5 MHz。所有RX MAC接口信号都同步到clk_rxmac。
l2_rx_data[127:0] Output

MAC的输出数据。Bit 127是MSB，而bit 0是LSB。以从左到右的惯常顺序读取字节。IP核颠倒字节顺序以符合太网标准的要求。
l2_rx_preamble[63:0] Output

接收的前导码数据。选择PREAMBLE PASS-THROUGH模式时可用。

Valid when l2_rx_startofpacket被置位。
l2_rx_valid Output 置位后，表示l2_rx_data[127:0]正在驱动数据。
l2_rx_startofpacket Output

置位后，表示帧的第一个字节。
l2_rx_endofpacket Output 置位后，表示帧校验序列（FCS）之前，帧的最后字节。CRC直通模式中，它是FCS的最后一个字节。此数据包可以任何字节结束。
l2_rx_empty[3:0] Output l2_rx_endofpacket被置位时，指定空字节数。

此数据包可在任何字节处结束。空字节为低阶字节。
l2_rx_error[5:0] Output

在与l2_rx_endofpacket相同的周期中被置位时，表示当前数据包应被视为错误数据包。l<n>_rx_error的6个位指定以下错误：

  • l2_rx_error[5]：未使用。
  • l2_rx_error[4]：有效载荷长度错误。长度字段的值小于1535 (0x600)字节，并且接收到的有效载荷长度小于长度字段中通告的长度。
  • l2_rx_error[3]：超大帧。该帧大于MAX_RX_SIZE_CONFIG寄存器中指定的值。
  • l2_rx_error[2]：过小帧– 该帧小于64字节。帧尺寸=头大小+有效载荷大小。
  • l2_rx_error[1]：CRC Error。计算的CRC值不同于接收到的CRC。
  • l2_rx_error[0]：格式错误数据包。该数据包以非中止控制字符中止。该位置位后，l2_rx_error[1]也被置位。
l2_rxstatus_valid Output 置位后，表示l2_rxstatus_data正在驱动有效数据。
l2_rxstatus_data[39:0] Output

指定有关已接收帧的信息。定义以下字段：

  • [Bit 39]: 置位后，表示PFC帧
  • [Bit 38]: 置位后，表示单播（unicast）帧
  • Bit[37]: 置位后，表示组播（multicast）帧
  • Bit[36]: 置位后，表示广播（broadcast）帧
  • Bit[35]: 置位后，表示暂停（pause）帧
  • Bit[34]: 置位后，表示控制帧
  • Bit[33]: 置位后，表示式VLAN帧
  • Bit[32]: 置位后，表示堆栈式VLAN帧
  • Bits[31:16]: 指定从目的地址的第一个字节到FCS的最后一个字节的长度。
  • Bits[15:0]: 指定有效载荷长度
图 14. MAC到客户端 Avalon® Streaming Interface l2_rx_data 接收顺序是从最高字节到最低字节。该时序图中，目的地址的第一字节在l2_rx_data[127:120] ，0xabe42339 . . . 。
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