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4.1.4. Intel® Stratix® 10 低延迟40GBASE-KR4 IP核实例
Intel® Stratix® 10 LL 40GBASE-KR4 IP核支持对模拟收发器属性的低层控制，以及在缺乏IP核预定环境下进行链路训练和自动协商。例如，背板中的Ethernet IP核必须在不同时间与各种链路伙伴进行通信。上电后，环境参数可能与之前运行时不同。环境也可动态改变，因此必然需要复位和重新协商Ethernet链路。
Intel Stratix 10 LL 40GbE IP核40GBASE-KR4实例执行IEEE Backplane Ethernet Standard 802.3-2012 。如果在Intel Stratix 10 LL 40GbE参数编辑器中启用Enable KR4，则Intel Stratix 10 LL 40GbE IP核通过Intel Backplane Ethernet 10GBASE-KR PHY IP核配置每个物理Ethernet数据通路来为 Intel® Stratix® 10 器件提供重配置功能。
IP核包括实现以下功能的选项：
- KR自动协商，提供的处理过程可探索与链路伙伴在各种不同通用功能上协调关系。Intel Stratix 10 LL 40GbE IP核的40GBASE-KR4实例仅可自动协商成40GBASE-KR4配置。启用 Enable Auto-Negotiation参数以配置自动协商支持。
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链路训练，提供IP核将链路训练为传入数据的数据频率的处理过程，同时在进度，电压和温度方面补偿实例。启用 Enable Link Training参数 配置链路训练支持。
- 链路启动并运行后，前向纠错（FEC）提供错误检测和纠正机制，以使嘈杂通道（channel）达到10-12的Ethernet规定误码率（bit error rate，BER)。启用Include FEC sublayer参数配置FEC支持。
Intel® Stratix® 10 LL 40GBASE-KR4 IP核实例包含四个Ethernet数据通路中每个数据通路的单独的链路训练和FEC模块，以及一个自动协商模块。在参数编辑器中指定执行自动协商的主数据通路，并且此IP核还提供动态修改选择的寄存器支持。
Intel提供一个用于 Intel® Stratix® 10 LL 40GBASE-KR4 IP核实例的测试台和一个生成其TX MAC时钟的。（Use external TX MAC PLL已关闭）。Intel为所有可自己生成TX MAC时钟的 Intel® Stratix® 10 LL 40GBASE-KR4 IP核实例提供硬件设计实例，以助于将您的 Intel® Stratix® 10 LL 40GBASE-KR4 IP核集成到完整设计中。可以如何驱动和连接40GBASE-KR4 IP核作为检验设计实例的示例。
IP核FEC功能取决于 Intel® Stratix® 10 LL 40GBASE-KR4寄存器中的寄存器设置和 Intel® Stratix® 10 器件寄存器中一些特定寄存器字段。
要正确仿真并在器件中正常运行，就必须驱动同一源时钟的reconfig_clk和clk_status输入。