低延迟40-Gbps以太网 Intel® Stratix® 10 IP核用户指南

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ID 683600
日期 10/05/2020
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1. 数据表 2. Intel Stratix 10 LL 40GbE IP核参数 3. 启用 4. 功能说明 5. 复位 6. 接口和信号说明 7. 控制，状态和统计寄存器说明 8. 调试链路 9. Ethernet套件 10. Intel® Stratix® 10低延迟40GbE IP核用户指南存档 11. Intel Stratix 10 LL 40GbE IP核和面向Arria 10器件的低延迟40GbE IP核之间的不同 12. 文档修订历史
1. 数据表 x
1.1. Intel Stratix 10 LL 40GbE IP核支持的功能 1.2. Intel Stratix 10 LL 40GbE核器件系列和速度等级支持 1.3. 资源利用率 1.4. 发布信息
1.2. Intel Stratix 10 LL 40GbE核器件系列和速度等级支持 x
1.2.1. 器件系列支持 1.2.2. Intel Stratix 10 LL 40GbE IP核器件速度等级支持
3. 启用 x
3.1. Intel® FPGA IP核安装和许可 3.2. 指定 Intel Stratix 10 LL 40GbE IP核参数和选项 3.3. 仿真IP核 3.4. 生成的文件结构 3.5. 将您的IP核集成到设计中 3.6. Intel Stratix 10 LL 40GbE IP核测试台 3.7. 编译完整设计和编程FPGA
3.5. 将您的IP核集成到设计中 x
3.5.1. 管脚约束 3.5.2. 添加收发器PLL 3.5.3. 40GBASE-KR4/CR4实例的时钟请求 3.5.4. 添加外部TX MAC PLL 3.5.5. Intel Stratix 10 LL 40GbE核布局设置
3.6. Intel Stratix 10 LL 40GbE IP核测试台 x
3.6.1. 了解测试台行为
4. 功能说明 x
4.1. Intel Stratix 10 LL 40GbE IP核功能说明 4.2. 用户接口到以太网传输
4.1. Intel Stratix 10 LL 40GbE IP核功能说明 x
4.1.1. Intel Stratix 10 LL 40GbE核TX MAC数据路径 4.1.2. Intel Stratix 10 LL 40GbE Core RX MAC数据路径 4.1.3. 链路故障信号接口 4.1.4. Intel® Stratix® 10 低延迟40GBASE-KR4 IP核实例
4.1.1. Intel Stratix 10 LL 40GbE核TX MAC数据路径 x
4.1.1.1. 帧填充 4.1.1.2. 前导码插入 4.1.1.3. Inter-Packet Gap生成和插入 4.1.1.4. 帧校验序列（CRC-32）插入
4.1.2. Intel Stratix 10 LL 40GbE Core RX MAC数据路径 x
4.1.2.1. IP核前导码处理 4.1.2.2. IP核严格SFD检查 4.1.2.3. 长度/类型字段处理 4.1.2.4. RX CRC校验和动态转发
4.1.2.3. 长度/类型字段处理 x
4.1.2.3.1. 长度检查
4.2. 用户接口到以太网传输 x
4.2.1. 传输顺序 4.2.2. TX和RX数据路径上的比特顺序
6. 接口和信号说明 x
6.1. TX MAC接口到用户逻辑 6.2. RX MAC接口到用户逻辑 6.3. 收发器 6.4. 收发器重配置信号 6.5. Avalon® 存储器映射管理接口 6.6. 其他状态和调试信号 6.7. 复位信号 6.8. 时钟 6.9. 流程控制接口
7. 控制，状态和统计寄存器说明 x
7.1. Intel® Stratix® 10 LL 40GBASE-KR4/CR4寄存器 7.2. PHY寄存器 7.3. TX MAC寄存器 7.4. RX MAC寄存器 7.5. 统计寄存器
7.5. 统计寄存器 x
7.5.1. TX统计寄存器 7.5.2. RX统计寄存器
9. Ethernet套件 x
9.1. 功能
1. 数据表
2. Intel Stratix 10 LL 40GbE IP核参数
3. 启用
4. 功能说明
5. 复位
6. 接口和信号说明
7. 控制，状态和统计寄存器说明
8. 调试链路
9. Ethernet套件
10. Intel® Stratix® 10低延迟40GbE IP核用户指南存档
11. Intel Stratix 10 LL 40GbE IP核和面向Arria 10器件的低延迟40GbE IP核之间的不同
12. 文档修订历史

3.4. 生成的文件结构

Intel® Quartus® Prime Pro Edition软件生成以下IP核输出文件结构。

请参阅 Intel Stratix 10 Low Latency 40G Ethernet Design Example User Guide 了解更多有关设计实例文件结构的信息。

图 3. IP核生成文件
表 10.  IP核生成文件

文件名

说明
<your_ip>.ip

Platform Designer (Standard)系统或顶层IP实例文件。<your_ip>是您给IP实例的名称。

<your_ip>.cmp VHDL Component Declaration（.cmp）文件是一个文本文档，包含可在VHDL设计文件中使用的局部通用和端口定义。

此IP核不支持VHDL。但是， Intel® Quartus® Prime Pro Edition会生成该文件。

<your_ip>.html

包含连接信息的报告，通过存储器映射显示每个从端口的地址，及其所连接的每个主端口和参数约束。
<your_ip>_generation.rpt IP或Platform Designer (Standard)生成日志文件。IP生成期间的报文摘要。
<your_ip>.qgsimc 列出仿真参数以支持增量再生成。
<your_ip>.qgsynthc 列出综合参数以支持增量再生成。
<your_ip>.qip

包含在 Intel® Quartus® Prime Pro Edition软件中集成和编译IP组件时需要的IP组件全部信息。

<your_ip>.csv 包含有关IP组件升级状态的信息。

<your_ip>.bsf

在 Intel® Quartus® Prime Block Diagram Files (.bdf)中使用的，IP实列Block Symbol File (.bsf)表达。

<your_ip>.spd

生成所支持仿真器的仿真脚本而需要的ip-make-simscript输入文件。.spd文件包含一个用于仿真的生成文件列表，以及可初始化的存储器的信息。

<your_ip>.ppf Pin Planner File（.ppf）储存的是为结合Pin Planner的使用而创建的IP组件端口和节点约束。
<your_ip>_bb.v 可将Verilog黑匣（_bb.v）文件用作使用黑匣的空模块声明。
<your_ip>.sip 包含IP组件NativeLink仿真所需要的信息。必须将.sip 文件添加到您的 Intel® Quartus® Prime工程中。
<your_ip>_inst.v和_inst.vhd HDL实例实例化模板。可将该文件的内容复制粘贴到您的HDL文件中以例化IP实例。

此IP核不支持VHDL。但是， Intel® Quartus® Prime Pro Edition生成_inst.vhd文件。

<your_ip>.regmap 如果IP包含寄存器信息，则生成.regmap文件。.regmap文件说明主从接口的寄存器映射信息。这样就能显示System Console中的寄存器显示视图和用户可定制统计数字。
<your_ip>.svd

允许硬核处理器系统（HPS）System Debug（系统调试）工具查看Platform Designer (Standard)系统中连接到HPS的外设寄存器映射。

综合期间，System Console主接口可见的从接口.svd文件都储存在调试部分的.sof 文件中。System Console读取该部分时，Platform Designer (Standard)可从中查询寄存器映射信息。对于系统从接口，Platform Designer (Standard)可按名称访问寄存器。

<your_ip>.v HDL文件，例化综合或仿真的每个子模块或子IP核。
mentor/

包含 ModelSim* 脚本msim_setup.tcl，以建立并运行仿真。

aldec/

包含Riviera-PRO脚本rivierapro_setup.tcl，以建立和运行仿真。

此IP核不支持使用Aldec Riviera-PRO仿真程序的仿真。但是， Intel® Quartus® Prime Pro Edition会生成此目录。

synopsys/vcs/

synopsys/vcsmx/

包含壳脚本（shell script）vcs_setup.sh，以建立和运行 VCS* 仿真。

包含壳脚本vcsmx_setup.sh和synopsys_ sim.setup文件，以设置并运行 VCS* MX仿真。

cadence/

包含壳脚本ncsim_setup.sh和其他设置文件，以设置并运行NCSIM仿真。

submodules/ 包含IP核子模块的HDL文件。
<child IP cores>/ 对于每个已生成的子IP核目录，Platform Designer (Standard)也相应生成synth/和sim/子目录。
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