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1.1. Intel Stratix 10 LL 40GbE IP核支持的功能
Intel Stratix 10 LL 40GbE IP核支持以下功能:
- 使用 Intel® Quartus® Prime Pro Edition软件中的IP Catalog实现可参数化。
- 专为IEEE 802.3ba-2010 High Speed Ethernet Standard而设计,可在IEEE网站(www.ieee.org)上获得该标准详情。
- 软PCS逻辑,无缝连接 Intel® FPGA 10.3125千兆比特/每秒(Gbps)串行收发器。
- 标准XLAUI外部接口,包含以10.3125 Gbps运行的FPGA硬串行收发器数据通路(lane)。
- 支持40GBASE-KR4/CR4 PHY和前向纠错(FEC)选项对接背板。该选项执行 IEEE Backplane Ethernet Standard 802.3-2012。
- 支持Clause 73所述的自动协商选项。
- 有选项支持Clause 72所述的链路训练。
- 有选项支持Clause 74所述的KR-FEC。
- 基于64B/66B编码的40GBASE-KR4/CR4 PHY,通过数据条带化(striping)和对齐标记,可与多数据通路(lane) 的数据对齐。
- 向器件架构提供可选的CDR恢复时钟输出信号以支持Synchronous Ethernet (SyncE) 。
- Avalon存储器映射(Avalon-MM)管理接口,访问IP核控制和状态寄存器。
- Avalon-ST数据路径接口通过帧开头中的最高有效字节(MSB)对接客户逻辑。接口的数据宽度为128比特。
- 支持定义为大于1500字节的巨型数据包。
- 接收(RX)CRC移除和传递控制。
- 可选的发送(TX)CRC生成和插入。
- RX CRC检查和报错。
- RX和TX前导码传递(pass-through)选项,用于需要专用用户管理信息传输的应用程序。
- 基于IEEE规范的可选RX严格SFD校验。
- 基于IEEE规范的RX格式错误数据包校验。
- TX自动帧填充以符合以太网最小64-byte帧长度。
- 已接收的控制帧类型指示。
- Clause 66 of the IEEE 802.3-2012 Ethernet Standard中定义的单向传输
- 硬件和软件复位控制。
- MAC提供RX直通转发(cut-through)帧处理,无RX存储转发(store-and-forward)能力。
- 赤字空闲计数器(Deficit idle counter,DIC)维持12-byte包间间隔(inter-packet gap,IPG)平均值。
- 可选的故障信号检测和报告局部故障并生成远程故障,以及IEEE 802.3ba-2012 Ethernet Standard Clause 66支持。
- 对Native PHY Debug Master Endpoint (NPDME)的可选择访问,用于串行链路调试。
- Avalon-ST TX接口的0或3个时钟周期可编程就绪延迟。
- 可选的统计计数器。
有关以太网协议规范的详细信息,请参阅IEEE 802.3 Ethernet Standard。
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