低延迟40-Gbps以太网 Intel® Stratix® 10 IP核用户指南

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ID 683600
日期 10/05/2020
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1. 数据表 2. Intel Stratix 10 LL 40GbE IP核参数 3. 启用 4. 功能说明 5. 复位 6. 接口和信号说明 7. 控制，状态和统计寄存器说明 8. 调试链路 9. Ethernet套件 10. Intel® Stratix® 10低延迟40GbE IP核用户指南存档 11. Intel Stratix 10 LL 40GbE IP核和面向Arria 10器件的低延迟40GbE IP核之间的不同 12. 文档修订历史
1. 数据表 x
1.1. Intel Stratix 10 LL 40GbE IP核支持的功能 1.2. Intel Stratix 10 LL 40GbE核器件系列和速度等级支持 1.3. 资源利用率 1.4. 发布信息
1.2. Intel Stratix 10 LL 40GbE核器件系列和速度等级支持 x
1.2.1. 器件系列支持 1.2.2. Intel Stratix 10 LL 40GbE IP核器件速度等级支持
3. 启用 x
3.1. Intel® FPGA IP核安装和许可 3.2. 指定 Intel Stratix 10 LL 40GbE IP核参数和选项 3.3. 仿真IP核 3.4. 生成的文件结构 3.5. 将您的IP核集成到设计中 3.6. Intel Stratix 10 LL 40GbE IP核测试台 3.7. 编译完整设计和编程FPGA
3.5. 将您的IP核集成到设计中 x
3.5.1. 管脚约束 3.5.2. 添加收发器PLL 3.5.3. 40GBASE-KR4/CR4实例的时钟请求 3.5.4. 添加外部TX MAC PLL 3.5.5. Intel Stratix 10 LL 40GbE核布局设置
3.6. Intel Stratix 10 LL 40GbE IP核测试台 x
3.6.1. 了解测试台行为
4. 功能说明 x
4.1. Intel Stratix 10 LL 40GbE IP核功能说明 4.2. 用户接口到以太网传输
4.1. Intel Stratix 10 LL 40GbE IP核功能说明 x
4.1.1. Intel Stratix 10 LL 40GbE核TX MAC数据路径 4.1.2. Intel Stratix 10 LL 40GbE Core RX MAC数据路径 4.1.3. 链路故障信号接口 4.1.4. Intel® Stratix® 10 低延迟40GBASE-KR4 IP核实例
4.1.1. Intel Stratix 10 LL 40GbE核TX MAC数据路径 x
4.1.1.1. 帧填充 4.1.1.2. 前导码插入 4.1.1.3. Inter-Packet Gap生成和插入 4.1.1.4. 帧校验序列（CRC-32）插入
4.1.2. Intel Stratix 10 LL 40GbE Core RX MAC数据路径 x
4.1.2.1. IP核前导码处理 4.1.2.2. IP核严格SFD检查 4.1.2.3. 长度/类型字段处理 4.1.2.4. RX CRC校验和动态转发
4.1.2.3. 长度/类型字段处理 x
4.1.2.3.1. 长度检查
4.2. 用户接口到以太网传输 x
4.2.1. 传输顺序 4.2.2. TX和RX数据路径上的比特顺序
6. 接口和信号说明 x
6.1. TX MAC接口到用户逻辑 6.2. RX MAC接口到用户逻辑 6.3. 收发器 6.4. 收发器重配置信号 6.5. Avalon® 存储器映射管理接口 6.6. 其他状态和调试信号 6.7. 复位信号 6.8. 时钟 6.9. 流程控制接口
7. 控制，状态和统计寄存器说明 x
7.1. Intel® Stratix® 10 LL 40GBASE-KR4/CR4寄存器 7.2. PHY寄存器 7.3. TX MAC寄存器 7.4. RX MAC寄存器 7.5. 统计寄存器
7.5. 统计寄存器 x
7.5.1. TX统计寄存器 7.5.2. RX统计寄存器
9. Ethernet套件 x
9.1. 功能
1. 数据表
2. Intel Stratix 10 LL 40GbE IP核参数
3. 启用
4. 功能说明
5. 复位
6. 接口和信号说明
7. 控制，状态和统计寄存器说明
8. 调试链路
9. Ethernet套件
10. Intel® Stratix® 10低延迟40GbE IP核用户指南存档
11. Intel Stratix 10 LL 40GbE IP核和面向Arria 10器件的低延迟40GbE IP核之间的不同
12. 文档修订历史

12. 文档修订历史

日期 Intel® Quartus® Prime版本 IP版本 修订内容
2020.10.05 20.3 19.1.0
  • 将重配置地址宽度从reconfig_address[10:0]更正为reconfig_address[12:0]。
  • 从 Intel Stratix 10 LL 40GbE IP核参数：40GBASE-KR4/CR4 Tab表格中删除已过时的Use debug CPU参数。
  • 修改流程控制信号表格以更新以下信号说明：
    • pause_insert_tx0[(FCQN-1):0]
    • pause_insert_tx1[(FCQN-1):0]
    • pause_insert_rx[(FCQN-1):0]
  • 添加了新部分：Ethernet套件概述.
2020.06.22 20.2 19.10
  • 更新了 Intel Stratix 10 LL 40GbE IP核参数：主选项卡表格，以包含以下参数：
    • Enable MAC flow control
    • Number of queues in priority flow control
    • Enable JTAG to Avalon Master Bridge
  • 更新了 Intel Stratix 10 LL 40GbE信号和接口图示：
    • 添加缺少的流程控制信号
    • 删除了单向支持和链路故障信号。
  • 添加了新部分：流程控制接口。
  • 从 Avalon® Memory-Mapped Interface接口表格删除了undirectional_en和link_fault_gen_en信号。
  • 在PHY Registers表格中添加了EIO_RX_SOFT_PURGE_S寄存器说明。
  • 在 Avalon® 存储器映射管理接口表格中修改了clk_status频率范围。该时钟的频率为100-161 MHz。
2019.12.13 19.3 19.1.0
  • 在收发器重配置信号部分添加了注释，以阐明自适应支持。
  • 将Qsys更名为Platform Designer (Standard)。
2019.09.30 19.3 19.1.0
  • 以Native PHY Debug Master Endpoint (NPDME)更换Altera Debug Master Endpoint (ADME)。
  • 从 Intel® Stratix® 10 LL 40 GbE IP Core参数：40GBASE-KR4/CR4选项卡表格的Auto-Negotiation Master参数中删除了注释。
  • 添加 Intel® Stratix® 10低延迟40G Ethernet FPGA IP核用户指南存档。
  • 在调试链路部分添加了Ethernet Link Inspector支持。
  • 从 Intel Stratix 10 LL 40GbE IP Core和Low Latency 40GbE IP Core主要不同表格中删除了提及1588 PTP支持的内容。
日期 版本 修订内容
2017.05.08 Quartus Prime Pro 17.1 Stratix 10 ES Editions
2016.09.09 Quartus Prime Pro-Stratix 10 Edition Beta 首次发布。
二级标题