低延迟40-Gbps以太网 Intel® Stratix® 10 IP核用户指南

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ID 683600
日期 10/05/2020
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1. 数据表 2. Intel Stratix 10 LL 40GbE IP核参数 3. 启用 4. 功能说明 5. 复位 6. 接口和信号说明 7. 控制，状态和统计寄存器说明 8. 调试链路 9. Ethernet套件 10. Intel® Stratix® 10低延迟40GbE IP核用户指南存档 11. Intel Stratix 10 LL 40GbE IP核和面向Arria 10器件的低延迟40GbE IP核之间的不同 12. 文档修订历史
1. 数据表 x
1.1. Intel Stratix 10 LL 40GbE IP核支持的功能 1.2. Intel Stratix 10 LL 40GbE核器件系列和速度等级支持 1.3. 资源利用率 1.4. 发布信息
1.2. Intel Stratix 10 LL 40GbE核器件系列和速度等级支持 x
1.2.1. 器件系列支持 1.2.2. Intel Stratix 10 LL 40GbE IP核器件速度等级支持
3. 启用 x
3.1. Intel® FPGA IP核安装和许可 3.2. 指定 Intel Stratix 10 LL 40GbE IP核参数和选项 3.3. 仿真IP核 3.4. 生成的文件结构 3.5. 将您的IP核集成到设计中 3.6. Intel Stratix 10 LL 40GbE IP核测试台 3.7. 编译完整设计和编程FPGA
3.5. 将您的IP核集成到设计中 x
3.5.1. 管脚约束 3.5.2. 添加收发器PLL 3.5.3. 40GBASE-KR4/CR4实例的时钟请求 3.5.4. 添加外部TX MAC PLL 3.5.5. Intel Stratix 10 LL 40GbE核布局设置
3.6. Intel Stratix 10 LL 40GbE IP核测试台 x
3.6.1. 了解测试台行为
4. 功能说明 x
4.1. Intel Stratix 10 LL 40GbE IP核功能说明 4.2. 用户接口到以太网传输
4.1. Intel Stratix 10 LL 40GbE IP核功能说明 x
4.1.1. Intel Stratix 10 LL 40GbE核TX MAC数据路径 4.1.2. Intel Stratix 10 LL 40GbE Core RX MAC数据路径 4.1.3. 链路故障信号接口 4.1.4. Intel® Stratix® 10 低延迟40GBASE-KR4 IP核实例
4.1.1. Intel Stratix 10 LL 40GbE核TX MAC数据路径 x
4.1.1.1. 帧填充 4.1.1.2. 前导码插入 4.1.1.3. Inter-Packet Gap生成和插入 4.1.1.4. 帧校验序列（CRC-32）插入
4.1.2. Intel Stratix 10 LL 40GbE Core RX MAC数据路径 x
4.1.2.1. IP核前导码处理 4.1.2.2. IP核严格SFD检查 4.1.2.3. 长度/类型字段处理 4.1.2.4. RX CRC校验和动态转发
4.1.2.3. 长度/类型字段处理 x
4.1.2.3.1. 长度检查
4.2. 用户接口到以太网传输 x
4.2.1. 传输顺序 4.2.2. TX和RX数据路径上的比特顺序
6. 接口和信号说明 x
6.1. TX MAC接口到用户逻辑 6.2. RX MAC接口到用户逻辑 6.3. 收发器 6.4. 收发器重配置信号 6.5. Avalon® 存储器映射管理接口 6.6. 其他状态和调试信号 6.7. 复位信号 6.8. 时钟 6.9. 流程控制接口
7. 控制，状态和统计寄存器说明 x
7.1. Intel® Stratix® 10 LL 40GBASE-KR4/CR4寄存器 7.2. PHY寄存器 7.3. TX MAC寄存器 7.4. RX MAC寄存器 7.5. 统计寄存器
7.5. 统计寄存器 x
7.5.1. TX统计寄存器 7.5.2. RX统计寄存器
9. Ethernet套件 x
9.1. 功能
1. 数据表
2. Intel Stratix 10 LL 40GbE IP核参数
3. 启用
4. 功能说明
5. 复位
6. 接口和信号说明
7. 控制，状态和统计寄存器说明
8. 调试链路
9. Ethernet套件
10. Intel® Stratix® 10低延迟40GbE IP核用户指南存档
11. Intel Stratix 10 LL 40GbE IP核和面向Arria 10器件的低延迟40GbE IP核之间的不同
12. 文档修订历史

2. Intel Stratix 10 LL 40GbE IP核参数

Intel Stratix 10 LL 40GbE参数编辑器中的IP选项卡有两个子选项卡， Main选项卡和40GBASE-KR4/CR4选项卡。

Intel Stratix 10 LL 40GbE参数编辑器还包含一个Example Design选项卡。有关该选项卡的更多信息，请参阅 Intel Stratix 10 Low Latency 40G Ethernet Design Example User Guide 。

表 7.   Intel Stratix 10 LL 40GbE IP核参数：Main Tab（主选项卡）
参数 范围 默认设置 说明
通用
Target transceiver tile

H-Tile, L-tile

Intel® Quartus® Prime工程指定目标器件的tile类型。 指定目标器件中的收发器tile。生成IP核的 Intel® Quartus® Prime工程中，“器件设置”将决定收发器tile类型。

然而，在(2017.05.08)版本发布中，该参数编辑器将所有情况下的H-Tile显示为灰色。请忽略此显示；因为实际上该IP核是针对您目标 Intel® Stratix® 10器件的正确收发器tile而生成。

Protocol speed 40GbE 40GbE 选择Ethernet数据率。
Ready latency 0, 3 0 选择TX客户接口上的readyLatency值。readyLatency是 Avalon® streaming interface属性，其定义从IP核置位l2_tx_ready信号到IP核可接受TX客户端接口上数据的时钟周期之间的延迟时钟周期数。请参阅Avalon Interface Specifications。

选择延迟值为3，可简化时序收敛，但会增加TX数据路径延迟。
PCS-PMA选项
Use external TX MAC PLL Enabled，Disabled Disabled 使能后，配置IP核获得期望的输入时钟以驱动TX MAC。该输入时钟信号为clk_txmac_in。
Enable SyncE Enabled, Disabled Disabled 将RX恢复时钟显示为输出信号。该功能支持International Telecommunication Union (ITU) Telecommunication Standardization Sector (ITU-T) G.8261, G.8262和G.8264建议中介绍的Synchronous Ethernet（同步以太网）标准。
PHY reference frequency

322.265625 MHz, 644.53125 MHz

644.53125 MHz

设置期望的传入PHY clk_ref参考频率。输入时钟频率必须与您为该参数指定的频率(±100ppm)相匹配。
VCCR_GXB and VCCT_GXB supply voltage for the transceiver 1_0V, 1_1V 1_0V

指定收发器电源电压为1.0 V或1.1 V。电源电压必须与该参数的指定电压相匹配。
MAC选项
Enable TX CRC insertion Enabled, Disabled Enabled 使能后，TX MAC计算并将CRC-32校验和插入传出的Ethernet帧。禁用后，TX MAC不计算TX MAC帧中的32-bit FCS。相反，客户端必须提供至少64字节的帧，以及Frame Check Sequence (FCS)。
Enable link fault generation Enabled, Disabled Disabled 使能后，IP核按照IEEE 802.3-2012 IEEE Ethernet Standard中的定义执行链路故障信号发送。MAC中包含的Reconciliation Sublayer (RS)可管理局部和远程故障。使能后，局部RS TX逻辑可在出现局部故障的情况下发送远程故障序列，并在出现远程故障额情况下发送IDLE控制字。
Enable preamble passthrough Enabled, Disabled Disabled 使能时，IP核处于RX和TX前导码传递（pass-through）模式。在RX前导码传递模式中，IP核将前导码和Start Frame Delimiter（SFD，起始帧分界符）传送到客户端而并不将其从以太网数据包中剥离出去。TX前导码传递模式中，客户端指定前导码并提供要在Ethernet帧中发送的SFD。
Enable MAC stats counters Enabled, Disabled Enabled 使能后，IP核包含区别显示TX和RX流量的统计计数器。该统计模块还支持通过对中间结果进行快照而验证计数的影子请求（shadow request）。
Enable Strict SFD check Enabled, Disabled Disabled 使能后，IP核可根据寄存器设置，执行严格的SFD检查。
流程控制选项
Enable MAC flow control Enabled, Disabled Disabled 使能后，IP核执行流程控制。当任一链路伙伴遇到拥塞时，其相应传送控制将发送暂停帧。
Number of queues in priority flow control 1-8 8 指定管理流程中所使用的队列数。
配置，调试和扩展选项
Enable Native PHY Debug Master Endpoint (NPDME) Enabled, Disabled Disabled
使能后，此IP核将启用Intel Stratix 10 LL 40GbE IP核中的Native PHY IP核功能，如下：
  • Enable Native PHY Debug Master Endpoint (NPDME)
  • Enable capability registers

关闭后，则配置后的此IP核将不具备这些功能。

有关 Intel® Stratix® 10功能的更多信息，请参阅 Intel® Stratix® 10 L-和H-Tile收发器PHY用户指南。

Enable JTAG to Avalon Master Bridge Enabled, Disabled Disabled

启用后，IP核包含的JTAG可将 Avalon® 存储器映射接口主桥内部连接到状态和重配置寄存器。

从而可使用System Console运行Ethernet Link Inspector。
表 8.   Intel Stratix 10 LL 40GbE IP核参数：40GBASE-KR4/CR4选项卡

参数

范围

默认设置

说明

KR4/CR4 General Options（KR4/CR4通用选项）

Enable KR4/CR4

  • True
  • False
 False

如果启用该参数，IP核为40GBASE-KR4/CR4实例。如果关闭该参数，则IP核不是40GBASE-KR4/CR4实例，且此选项卡上的其他参数不可用。

注： 版本(2017.05.08)发布时，Quartus Prime Pro 17.1 Stratix 10 ES Editions软件未提供面向此IP核40GBASE-KR4/CR4实例的硬件支持。因而针对此实例生成的SRAM Object File (.sof)无法在硬件中正常运行。但仍可以生成，仿真和编译这些实例。
Status clock rate 100.0–161.0 MHz 100.0 MHz 设置预期传入的clk_status频率。输入时钟频率必须与该参数的指定频率相匹配。

根据以下信息配置IP核：

  • 请确保IP核准确测量链路故障禁用时间。正确确定Link Fail Inhibit计时器(IEEE 802.3 clause 73.10.2)的值。
  • 如果clk_status频率不是100 MHz，请调整PHY时钟监控器以准确报告频率信息。

该参数确定底层10GBASE-KR PHY IP核的PHY Management clock (MGMT_CLK) frequency in MHz参数。但是，Status clock rate参数的默认值与PHY IP核PHY Management clock (MGMT_CLK) frequency in MHz参数的默认值并不相同。

Auto-Negotiation（自动协商）

Enable Auto-Negotiation

  • True
  • False

False

如果开启此参数，IP核中包含的逻辑可实现IEEE Std 802.3–2012第73条中定义的自动协商。如果关闭此参数，IP核将不包含自动协商逻辑 并且无法执行自动协商。

目前，此IP核仅可协商至KR4模式。

Link fail inhibit time for 40Gb Ethernet

500–510 ms

504 ms

指定链路状态在设置为“FAIL”或“OK”之前的时间。如果在链路状态设置为“OK”之前，该参数指定的持续时间失效，则出现链路失败。更多有关信息，请参阅IEEE Standard 802.3–2012中的Clause 73 Auto-Negotiation for Backplane Ethernet。

40GBASE-KR4 IP核置位rx_pcs_ready信后以指示链路状态为OK。

Enable 40GBASE-CR4 Technology Ability
  • True
  • False
 False 启用该参数，IP核会显示CR-4功能。如果关闭此参数，但开启自动协商，则IP核显示KR-4功能。

Auto-Negotiation Master

  • Lane 0
  • Lane 1
  • Lane 2
  • Lane 3

Lane 0

选择用于自动协商的主通道（master channel）。

Pause ability–C0

  • True
  • False

True

如果启用该参数，IP核指示在Ethernet链路上其支持IEEE Std 802.3–2008的Annex 28B第2部分中定义的对称暂停（symmetric pauses）。

Pause ability–C1

  • True
  • False

True

如果开启该参数，IP核指示在Ethernet链路上其支持IEEE Std 802.3–2008的Annex 28B第2部分中定义的不对称暂停（asymmetric pauses）。

Link Training：General（链路训练：通用）

Enable Link Training

  • True
  • False

True

启用此参数，IP核包含链路训练模块，可配置用于最低Bit Error Rate (BER)的远程链路伙伴TX PMD。IEEE Std 802.3–2012的Clause 72中定义了LT。

Maximum bit error count

2n – 1，其中n是范围在4–10的整数。 511

先指定数据通路（lane）上的最多错误数，然后才设置Link Training Error位（40GBASE-KR4寄存器偏移0xD2, bit 4, 12, 20, or 28, 具体取决于数据通路），指示不可接受的误码率。

n是IP核中配置的Bit Error Counter的宽度。您对该参数设置的值将决定n，以及Bit Error Counter的宽度。因为该参数的默认值是511，所以Bit Error Counter的默认宽度是10位。

可以使用此参数来调整PMA设置。例如，如果未看到两组不同PMA设置间存在错误率差异，就可以增加位错误计数器的宽度，以确定更大的计数器是否使您能够区分PMA设置。

Number of frames to send before sending actual data

  • 127
  • 255
 127

指定局部链路伙伴交付的其他训练帧的数量，以确保链路伙伴能正确检测局部接收器的状态。该数字是IEEE Std 802.3–2012的Clause 72.6.10.3.2中定义的wait_timer的值。

Link Training: PMA Parameters（链路训练：PMA参数）

VMAXRULE

0–31 30

指定最大VOD。

VMINRULE

0–31 6

指定最小VOD。

VODMINRULE

0–31 14

指定首个抽头（tap）的最小VOD。

VPOSTRULE

0–25 25

指定在确定最优后抽头（post-tap）设置中内部预加重（pre-emphasis）算法曾经测试的最大值。

VPRERULE

0–16 16

指定在确定最优预抽头（pre-tap）设置中内部预加重（pre-emphasis）算法曾经测试的最大值。

PREMAINVAL

0-31 30

指定Preset VOD值。该值由链路训练协议的Preset命令设置，并在IEEE Std 802.3–2012的Clause 72.6.10.2.3.1中对其进行定义。

注： 默认值将随着未来发布的软件版本而更改。

PREPOSTVAL

0–31 0

指定预置的Post-tap值。

PREPREVAL

0–15 0

指定预置的Pre-tap值。

INITMAINVAL

0-31 25

指定初始VOD值。该值由链路训练协议的Initialize命令设置，并在IEEE Std 802.3–2012的Clause 72.6.10.2.3.2中对其进行定义。

注： 默认值将随着未来发布的软件版本而更改。

INITPOSTVAL

0–25 13

指定初始和预置Post-tap值。

注： 默认值将随着未来发布的软件版本而更改。

INITPREVAL

0-16 3

指定初始和预置Pre-tap值。

注： 默认值将随着未来发布的软件版本而更改。

FEC Options（FEC选项）

Include FEC sublayer

  • True
  • False

False

启用该参数，此IP核中将包含实现FEC的逻辑。

Set FEC_Ability bit on power up or reset

  • True
  • False

False

 启用该参数，则IP核将FEC功能位（40GBASE-KR4寄存器偏移0xB0, 位16: Assert KR FEC enable）设置为上电或复位。

如果启用Include FEC sublayer则该参数可用。

Set FEC_Enable bit on power up or reset

  • True
  • False

False

 如果启用该参数，IP核将FEC使能位 （40GBASE-KR4寄存器偏移0xB0, 位18: Assert KR FEC request）设置为上电或复位。如果启用该参数，但不启用Set FEC_ability bit on power up or reset，则该参数无效：只有在将FEC Ability的值指定为1的情况下，IP核才能将FEC Requested的值指定为1。

启用Include FEC sublayer后，该参数可用。

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