仅对英特尔可见 — GUID: wyx1602719740792
Ixiasoft
1. 有关用于PCI Express的 英特尔® FPGA R-tile Avalon® Streaming IP
2. IP架构和功能描述
3. 高级特性
4. 接口
5. 参数
6. 故障排查/调试
7. 用于 PCI Express* 的 英特尔® FPGA R-tile Avalon® Streaming IP用户指南存档
8. 用于PCI Express的英特尔FPGA R-tile Avalon® Streaming IP用户指南文档修订历史
A. 配置空间寄存器
B. 根端口枚举
C. Endpoint模式下Address Translation Services(ATS)的实现
D. TLP Bypass模式下转发到用户应用的数据包
E. R-Tile Avalon Streaming Intel FPGAIP for PCI Express支持的掩膜裕量
3.2.2.5.1. VirtIO Common Configuration Capability寄存器(地址: 0x012)
3.2.2.5.2. VirtIO Common Configuration Capability寄存器(地址: 0x013)
3.2.2.5.3. VirtIO Common Configuration BAR Offset寄存器(地址: 0x014)
3.2.2.5.4. VirtIO Common Configuration Structure Length寄存器(地址0x015)
3.2.2.5.5. VirtIO Notifications Capability寄存器(地址:0x016)
3.2.2.5.6. VirtIO Notifications BAR Indicator寄存器(地址:0x017)
3.2.2.5.7. VirtIO Notifications BAR Offset寄存器(地址:0x018)
3.2.2.5.8. VirtIO Notifications Structure长度寄存器(地址:0x019)
3.2.2.5.9. VirtIO Notifications Notify Off Multiplier寄存器 (Address: 0x01A)
3.2.2.5.10. VirtIO ISR Status Capability寄存器(地址:0x02F)
3.2.2.5.11. VirtIO ISR Status BAR Indicator寄存器(地址:0x030)
3.2.2.5.12. VirtIO ISR Status BAR Offset寄存器(地址:0x031)
3.2.2.5.13. VirtIO ISR Status Structure长度寄存器(地址:0x032)
3.2.2.5.14. VirtIO Device Specific Capability寄存器(地址:0x033)
3.2.2.5.15. VirtIO Device Specific BAR Indicator寄存器(地址:0x034)
3.2.2.5.16. VirtIO Device Specific BAR Offset寄存器(地址:0x035)
3.2.2.5.17. VirtIO Device Specific Structure长度寄存器(地址:0x036)
3.2.2.5.18. VirtIO PCI Configuration Access Capability寄存器(地址:0x037)
3.2.2.5.19. VirtIO PCI Configuration Access BAR Indicator寄存器(地址:0x038)
3.2.2.5.20. VirtIO PCI Configuration Access BAR Offset寄存器(地址:0x039)
3.2.2.5.21. VirtIO PCI Configuration Access Structure长度寄存器(地址:0x03A)
3.2.2.5.22. VirtIO PCI Configuration Access Data寄存器(地址:0x03B)
4.3.1. Avalon® Streaming接口
4.3.2. 精确时间测量(PTM)接口(仅Endpoint)
4.3.3. 中断接口
4.3.4. 硬IP重配置接口
4.3.5. 错误(Error)接口
4.3.6. Completion Timeout接口
4.3.7. 配置拦截接口
4.3.8. 电源管理接口(Power Management Interface)
4.3.9. Hard IP状态接口
4.3.10. Page Request Services (PRS)接口(仅Endpoint)
4.3.11. Function-Level Reset (FLR)接口(仅Endpoint)
4.3.12. SR-IOV VF Error Flag接口(仅Endpoint)
4.3.13. 通用VSEC接口
5.2.3.1. 器件Capabilities
5.2.3.2. VirtIO参数
5.2.3.3. 链路Capabilities
5.2.3.4. Legacy中断管脚寄存器
5.2.3.5. MSI Capabilities
5.2.3.6. MSI-X Capabilities
5.2.3.7. 插槽Capabilities
5.2.3.8. Latency Tolerance Reporting (LTR)
5.2.3.9. Process Address Space ID (PASID)
5.2.3.10. 器件序列号Capability
5.2.3.11. Page Request Service (PRS)
5.2.3.12. Access Control Service (ACS)
5.2.3.13. 电源管理
5.2.3.14. Vendor Specific Extended Capability (VSEC,供应商指定扩展性能)寄存器
5.2.3.15. TLP Processing Hints (TPH)
5.2.3.16. Address Translation Services (ATS) Capabilities
5.2.3.17. Precision Time Measurement (PTM)
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4.1.2. 复位
名称 | 方向 | 描述 | EP/RP/BP/PIPE-D | 异步/同步 |
---|---|---|---|---|
pin_perst_n | 输入 | 从电路板来的复位信号。该管脚不适用于FPGA用户逻辑。如果您希望在用户逻辑或英特尔Signal Tap工具中使用PERST#信号,就需要使用pin_perst_n_o信号。 |
EP/RP/BP | 异步 |
Pin_perst0_n, pin_perst1_n | 输入 | 这些复位信号从电路板来。这些输入端口仅在使用Configuration Mode 1(2x8)并且参数Enable Independent Perst Pins设置为Enable时可用。 | EP | 异步 |
pin_perst_n_o | 输出 | 这个到FPGA架构的输出信号指示PERST#是否被置位。 | EP/RP/BP | 异步 |
ninit_done | 输入 | 该低电平有效信号上的“1”表示FPGA器件尚未完全配置。"0"表示该器件已配置并处于正常操作模式。 您需要例化Reset Release IP,并将此IP的输出连接到ninit_done。 |
EP/RP/BP | 异步 |
pX_reset_status_n_o | 输出 | 此低电平有效信号保持低电平,直到pin_perst_n被解除置位,PCIe Hard IP退出复位。该信号与coreclkout_hip同步。 使用端口分叉时,每个 Avalon® Streaming接口都有一个这样的信号。不同接口的信号由前缀p<n>区分。 当pX_reset_status_n_o被置位到高电平时,FPGA核中的用户逻辑与IP之间的通信开始。 |
EP/RP/BP | 同步到coreclkout_hip。 |
pX_slow_reset_status_n_o | 输出 | 这是slow_clk域中pX_reset_status_n_o的等效信号。 | EP/RP/BP | 同步到slow_clk。 |
pX_cold_perst_n_i | 输入 | 启用后,这些低电平有效信号独立触发各个PCIe Controller冷复位。 如果不使用这些输入,则应将它们连接到 1。 |
EP/RP/BP | 同步到coreclkout_hip。 |
pX_warm_perst_n_i | 输入 | 启用后,这些低电平有效信号独立触发各个 PCIe Controller热重置。 如果不使用这些输入,则应将它们从1断开。 |
EP/RP/BP | 同步到coreclkout_hip。 |
pX_ip_rst_n_o | 输出 | 这些低电平有效输出信号向应用程序逻辑公开,并指示触发各个PCIe控制器复位的Hard Reset Controller(硬复位控制器)的状态。 | EP/RP/BP | 同步到coreclkout_hip。 |
LnX_pipe_direct_reset_status_n (X = 0 - 15) | 输出 | 这个每lane的低电平有效信号保持低电平,直到PHY RX路径退出复位,而当解除置位时,向应用程序逻辑指示RX数据传输开始。 | PIPE-D | 同步到pipeline_direct_pld_tx_clk_out_o。 |
LnX_pipe_direct_pld_pcs_rst_n_i (X = 0 - 15) | 输入 | 每lane PHY通道复位信号。Soft IP Controller必须在每lane lnX_pipe_direct_tx_transfer_en_o信号被置位后释放该信号。按照PIPE Direct复位序列中所示的复位顺序。 | PIPE-D | 异步 |