用于 PCI Express* 的 英特尔® FPGA R-tile Avalon® Streaming IP用户指南

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ID 683501
日期 6/26/2023
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1. 有关用于PCI Express的 英特尔® FPGA R-tile Avalon® Streaming IP 2. IP架构和功能描述 3. 高级特性 4. 接口 5. 参数 6. 故障排查/调试 7. 用于 PCI Express* 的 英特尔® FPGA R-tile Avalon® Streaming IP用户指南存档 8. 用于PCI Express的英特尔FPGA R-tile Avalon® Streaming IP用户指南文档修订历史 A. 配置空间寄存器 B. 根端口枚举 C. Endpoint模式下Address Translation Services（ATS）的实现 D. TLP Bypass模式下转发到用户应用的数据包 E. R-Tile Avalon Streaming Intel FPGAIP for PCI Express支持的掩膜裕量
1. 有关用于PCI Express的 英特尔® FPGA R-tile Avalon® Streaming IP x
1.1. 概述 1.2. 功能特性 1.3. 发布信息 1.4. 器件系列支持 1.5. 性能和资源利用率 1.6. IP核支持级别
1.1. 概述 x
1.1.1. 标准和规范合规
1.2. 功能特性 x
1.2.1. 多功能和虚拟化功能
2. IP架构和功能描述 x
2.1. 概述 2.2. PCIe Hard IP模式 2.3. PIPE Direct Mode
2.2. PCIe Hard IP模式 x
2.2.1. 时钟 2.2.2. 复位 2.2.3. PCI Express协议堆栈
2.2.2. 复位 x
2.2.2.1. 单个PERST 2.2.2.2. 独立的PERST管脚 2.2.2.3. 独立的GPIO PERST
2.2.2.2. 独立的PERST管脚 x
2.2.2.2.1. 使用独立PERST管脚时的REFCLK和PERST指南
2.2.2.3. 独立的GPIO PERST x
2.2.2.3.1. 使用独立GPIO PERST时的REFCLK和PERST指南
2.2.3. PCI Express协议堆栈 x
2.2.3.1. PMA 2.2.3.2. 数据链路层概述 2.2.3.3. 事务层概述
2.2.3.3. 事务层概述 x
2.2.3.3.1. Deferrable Memory Write (DMWr)
2.3. PIPE Direct Mode x
2.3.1. 时钟 2.3.2. 复位 2.3.3. PIPE层
3. 高级特性 x
3.1. PCIe端口分叉和PHY通道映射 3.2. 虚拟化支持 3.3. TLP旁路模式
3.2. 虚拟化支持 x
3.2.1. SR-IOV支持 3.2.2. VirtIO支持
3.2.1. SR-IOV支持 x
3.2.1.1. SR-IOV支持的功能特性列表 3.2.1.2. 实现 3.2.1.3. VF到PF映射 3.2.1.4. 功能层复位（FLR）
3.2.1.2. 实现 x
3.2.1.2.1. VF错误标志接口（仅适用于x16/x8内核）
3.2.2. VirtIO支持 x
3.2.2.1. VirtIO支持的功能清单 3.2.2.2. 概述 3.2.2.3. 参数 3.2.2.4. VirtIO PCI配置访问接口 3.2.2.5. 寄存器
3.2.2.5. 寄存器 x
3.2.2.5.1. VirtIO Common Configuration Capability寄存器（地址: 0x012） 3.2.2.5.2. VirtIO Common Configuration Capability寄存器（地址: 0x013） 3.2.2.5.3. VirtIO Common Configuration BAR Offset寄存器（地址: 0x014） 3.2.2.5.4. VirtIO Common Configuration Structure Length寄存器（地址0x015） 3.2.2.5.5. VirtIO Notifications Capability寄存器（地址：0x016） 3.2.2.5.6. VirtIO Notifications BAR Indicator寄存器（地址：0x017） 3.2.2.5.7. VirtIO Notifications BAR Offset寄存器（地址：0x018） 3.2.2.5.8. VirtIO Notifications Structure长度寄存器（地址：0x019） 3.2.2.5.9. VirtIO Notifications Notify Off Multiplier寄存器 (Address: 0x01A) 3.2.2.5.10. VirtIO ISR Status Capability寄存器（地址：0x02F） 3.2.2.5.11. VirtIO ISR Status BAR Indicator寄存器（地址：0x030） 3.2.2.5.12. VirtIO ISR Status BAR Offset寄存器（地址：0x031） 3.2.2.5.13. VirtIO ISR Status Structure长度寄存器（地址：0x032） 3.2.2.5.14. VirtIO Device Specific Capability寄存器（地址：0x033） 3.2.2.5.15. VirtIO Device Specific BAR Indicator寄存器（地址：0x034） 3.2.2.5.16. VirtIO Device Specific BAR Offset寄存器（地址：0x035） 3.2.2.5.17. VirtIO Device Specific Structure长度寄存器（地址：0x036） 3.2.2.5.18. VirtIO PCI Configuration Access Capability寄存器（地址：0x037） 3.2.2.5.19. VirtIO PCI Configuration Access BAR Indicator寄存器（地址：0x038） 3.2.2.5.20. VirtIO PCI Configuration Access BAR Offset寄存器（地址：0x039） 3.2.2.5.21. VirtIO PCI Configuration Access Structure长度寄存器（地址：0x03A） 3.2.2.5.22. VirtIO PCI Configuration Access Data寄存器（地址：0x03B）
3.3. TLP旁路模式 x
3.3.1. 概述 3.3.2. TLP Bypass模式的寄存器设置 3.3.3. 硬IP重配置接口 3.3.4. Avalon® Streaming接口
3.3.2. TLP Bypass模式的寄存器设置 x
3.3.2.1. TLPBYPASS_ERR_EN（地址 0x1314） 3.3.2.2. TLPBYPASS_ERR_STATUS (地址：0x1310)
3.3.4. Avalon® Streaming接口 x
3.3.4.1. 配置TLP 3.3.4.2. 发送接口 3.3.4.3. 接收接口 3.3.4.4. 异常TLP 3.3.4.5. ECRC
4. 接口 x
4.1. 时钟和复位 4.2. 串行数据接口 4.3. PCI Express模式 4.4. PIPE Direct Mode
4.1. 时钟和复位 x
4.1.1. 时钟 4.1.2. 复位
4.3. PCI Express模式 x
4.3.1. Avalon® Streaming接口 4.3.2. 精确时间测量（PTM）接口（仅Endpoint） 4.3.3. 中断接口 4.3.4. 硬IP重配置接口 4.3.5. 错误（Error）接口 4.3.6. Completion Timeout接口 4.3.7. 配置拦截接口 4.3.8. 电源管理接口（Power Management Interface） 4.3.9. Hard IP状态接口 4.3.10. Page Request Services (PRS)接口（仅Endpoint） 4.3.11. Function-Level Reset (FLR)接口（仅Endpoint） 4.3.12. SR-IOV VF Error Flag接口（仅Endpoint） 4.3.13. 通用VSEC接口
4.3.1. Avalon® Streaming接口 x
4.3.1.1. Avalon® 流RX和TX接口的TLP头和数据对齐 4.3.1.2. Credit控制 4.3.1.3. Avalon® Streaming RX接口 4.3.1.4. Avalon® Streaming TX接口 4.3.1.5. 标志分配
4.3.1.2. Credit控制 x
4.3.1.2.1. Credit接口 - 数据和头 4.3.1.2.2. Credit初始化 4.3.1.2.3. Credit更新/释放 4.3.1.2.4. RX流程控制接口 4.3.1.2.5. TX流量控制接口
4.3.1.3. Avalon® Streaming RX接口 x
4.3.1.3.1. Avalon Streaming RX接口的应用逻辑指南
4.3.1.4. Avalon® Streaming TX接口 x
4.3.1.4.1. Avalon Streaming TX接口的应用逻辑指南 4.3.1.4.2. Avalon® Streaming TX接口pX_tx_st_ready_o行为
4.3.1.5. 标志分配 x
4.3.1.5.1. Completion缓冲区大小
4.3.3. 中断接口 x
4.3.3.1. 传统中断 4.3.3.2. MSI 4.3.3.3. MSI-X
4.3.3.3. MSI-X x
4.3.3.3.1. 实现MSI-X中断
4.3.8. 电源管理接口（Power Management Interface） x
4.3.8.1. D3Hot Entry（进入） 4.3.8.2. D3Hot Exit（退出） 4.3.8.3. D3Cold Entry（进入） 4.3.8.4. D3Cold Exit（退出）
4.3.8.2. D3Hot Exit（退出） x
4.3.8.2.1. Host发起的D3Hot Exit 4.3.8.2.2. EP发起的D3Hot Exit
4.4. PIPE Direct Mode x
4.4.1. 数据信号 4.4.2. 命令和状态信号 4.4.3. 消息总线信号 4.4.4. 偏移校正信号 4.4.5. PIPE Direct复位序列 4.4.6. PIPE Direct速率变化 4.4.7. PIPE Lane复位交错（Staggering） 4.4.8. PIPE Direct Mode中未使用的Lane
4.4.1. 数据信号 x
4.4.1.1. 发送信号 4.4.1.2. 接收信号
4.4.4. 偏移校正信号 x
4.4.4.1. MAC to PHY (M2P)信号 4.4.4.2. PHY to MAC (P2M)信号
5. 参数 x
5.1. 顶层设置 5.2. 内核参数
5.2. 内核参数 x
5.2.1. Avalon参数 5.2.2. 基地址寄存器 5.2.3. PCI Express和PCI Capabilities参数
5.2.3. PCI Express和PCI Capabilities参数 x
5.2.3.1. 器件Capabilities 5.2.3.2. VirtIO参数 5.2.3.3. 链路Capabilities 5.2.3.4. Legacy中断管脚寄存器 5.2.3.5. MSI Capabilities 5.2.3.6. MSI-X Capabilities 5.2.3.7. 插槽Capabilities 5.2.3.8. Latency Tolerance Reporting (LTR) 5.2.3.9. Process Address Space ID (PASID) 5.2.3.10. 器件序列号Capability 5.2.3.11. Page Request Service (PRS) 5.2.3.12. Access Control Service (ACS) 5.2.3.13. 电源管理 5.2.3.14. Vendor Specific Extended Capability (VSEC，供应商指定扩展性能)寄存器 5.2.3.15. TLP Processing Hints (TPH) 5.2.3.16. Address Translation Services (ATS) Capabilities 5.2.3.17. Precision Time Measurement (PTM)
6. 故障排查/调试 x
6.1. 硬件调试 6.2. 操作系统工具和实用工具 6.3. Signal Tap逻辑分析仪 6.4. 使用Hard IP Reconfiguration接口进行调试 6.5. 可用于调试活动的其他接口 6.6. 调试工具包
6.1. 硬件调试 x
6.1.1. 调试链路训练问题 6.1.2. 调试器件枚举问题 6.1.3. 调试数据传输和性能问题
6.1.3. 调试数据传输和性能问题 x
6.1.3.1. 高级错误报告（AER）
6.2. 操作系统工具和实用工具 x
6.2.1. 使用lspci实用工具读取协商链路速度
6.4. 使用Hard IP Reconfiguration接口进行调试 x
6.4.1. 使用Hard IP Reconfiguration接口使能并读取ECRC和LCRC错误计数
6.6. 调试工具包 x
6.6.1. 概述 6.6.2. 使能R-Tile Debug Toolkit 6.6.3. 启动R-Tile Debug Toolkit 6.6.4. 使用R-Tile Debug Toolkit
6.6.4. 使用R-Tile Debug Toolkit x
6.6.4.1. R-Tile信息 6.6.4.2. 事件计数器 6.6.4.3. Link Inspector 6.6.4.4. 配置空间 6.6.4.5. 通道参数
6.6.4.5. 通道参数 x
6.6.4.5.1. General PHY（通用PHY） 6.6.4.5.2. Tx数据路径 6.6.4.5.3. Rx数据路径 6.6.4.5.4. 通道裕量
C. Endpoint模式下Address Translation Services（ATS）的实现 x
C.1. 发送Translated/Untranslated请求 C.2. 从Endpoint (EP)向Root Complex (RC)发送Page Request Message C.3. 验证Requests/Completions无效
D. TLP Bypass模式下转发到用户应用的数据包 x
D.1. EP TLP Bypass模式（上游） D.2. RC TLP Bypass模式（下游）
E. R-Tile Avalon Streaming Intel FPGAIP for PCI Express支持的掩膜裕量 x
E.1. 边距裕量掩膜概述 E.2. 5x5测试效率 E.3. Debug Toolkit工具包裕量方法论
E.2. 5x5测试效率 x
E.2.1. 首次测试 E.2.2. 抽查测试
E.3. Debug Toolkit工具包裕量方法论 x
E.3.1. Debug Toolkit工具包测试流程
1. 有关用于PCI Express的 英特尔® FPGA R-tile Avalon® Streaming IP
2. IP架构和功能描述
3. 高级特性
4. 接口
5. 参数
6. 故障排查/调试
7. 用于 PCI Express* 的 英特尔® FPGA R-tile Avalon® Streaming IP用户指南存档
8. 用于PCI Express的英特尔FPGA R-tile Avalon® Streaming IP用户指南文档修订历史
A. 配置空间寄存器
B. 根端口枚举
C. Endpoint模式下Address Translation Services（ATS）的实现
D. TLP Bypass模式下转发到用户应用的数据包
E. R-Tile Avalon Streaming Intel FPGAIP for PCI Express支持的掩膜裕量

8. 用于PCI Express的英特尔FPGA R-tile Avalon® Streaming IP用户指南文档修订历史

文档版本 英特尔 Quartus Prime版本 IP版本 修订内容
2023.06.26 23.2 10.0.0
  • 更新了时钟部分以包括不同Configuration Mode的输入时钟refclk0，refclk1和refclk2的连接要求，和Enable Independent Perst Pins参数的不同值。
  • 将Independent Perst Pins子小节添加到Reset部分。
  • 在TLP Bypass Mode寄存器设置部分添加了使用Hard IP Reconfiguration Interface访问TLP Bypass寄存器的要求。
  • Precision Time Measurement (PTM) Interface (Endpoint Only)部分添加了一些实现考量。
  • 将Enable Debug Toolkit，Enable Warm Perst，Enable Independent GPIO Perst和Enable Independent Perst Pins参数添加到 顶层设置部分。更新了IP Parameter Editor相应的截屏图。
  • 更新了内核参数部分中的IP Parameter Editor截图。
2023.04.03 23.1 9.0.0
  • 将产品系列名更新为“英特尔Agilex 7”。
  • 更新了对OPN编号的所有引用，以区分AGI OPN和AGM OPN。
  • 删除了Bias Temperature Instability (BTI) Protection Mode小节。
  • 将PMA/PCS改为PMA小节，因为PCS的职责由MAC层实现。还将对PCS的所有引用改成MAC，并将一些PHY实例改成PMA。
  • 更新了Avalon Streaming TX Interface小节中对pX_tx_st_ready_o信号的描述。
  • 更新了Avalon Streaming TX Interface的应用程序逻辑指导小节中的指导内容。
  • 在Avalon Streaming TX Interface pX_tx_st_ready_o 行为小节中添加了设计实例。
  • Hard IP Reconfiguration Interface小节中添加了关于温度监控的注释（Note）。
  • 在Debug Toolkit小节的概述部分添加了关于温度监控的注释（Note）。
  • 在Enabling the R-Tile Debug Toolkit小节中添加了关于PHY Reconfiguration接口被自动使能的注释（Note）。
  • 在通道参数部分添加了关于Channel Parameters选项可用性的注释（Note）。
2022.12.19 22.4 8.0.0
  • 将关于应用程序逻辑的指导添加到Avalon Streaming RX 接口和Avalon Streaming TX接口部分。
  • 将Enable the PHY Reconfiguration Interface从Top-Level Settings部分移动到Avalon Parameters部分以匹配22.4 IP Parameter Editor。
  • 更新了Core Parameters部分中的截屏图以匹配22.4 IP Parameter Editor。
  • 添加了Link Inspector和Channel Parameters 部分。
2022.10.07 22.3 7.0.0 对配置空间寄存器小节中配置空间寄存器映射的链接进行了更新。
2022.09.26 22.3 7.0.0
  • 更新了表格针对全Avalon Streaming宽度和频率建议的英特尔Agilex FPGA架构速度等级。
  • 在Avalon Streaming RX Interface小节中添加了应用程序逻辑必须遵循的指导内容。
  • 在Avalon Streaming TX Interface小节中添加了应用程序逻辑必须遵循的指导内容。
  • 更新了故障排查/调试章节：
    • 添加了关于硬件调试的信息，尤其是如何调试链路训练问题、器件枚举问题以及性能和数据传输问题。
    • 添加了可以通过Signal Tap Logic Analyzer来监控的顶层信号的列表。
    • 添加了可用于调试活动的接口的列表。
2022.06.20 22.2 6.0.0
  • 更新了Debug Toolkit小节，以记录用户用来验证R-Tile Avalon® Streaming Intel FPGA IP for PCI Express中硬件状态的附加功能。
  • 记录新端口pX_cold_perst_n_i，pX_warm_perst_n_i和pX_ip_rst_n_o。
  • 更新了Independent PERST小节，添加了新的时序图以显示pX_cold_perst_n_i和pX_warm_perst_n_i信号的行为。
  • 更新了Hard IP Reconfiguration Interface小节，添加了新的时序图，以显示在对配置空间寄存器进行读取时，该接口上的行为。

2022.03.28 22.1 5.0.0
  • 将Questa* FPGA Edition从功能部分，“支持的仿真器”列表中删除。
  • 更新了性能和资源利用率部分中FPGA架构速度等级表。
  • 在时钟部分，更新了应用时钟频率表。
  • 在硬IP重配置接口中，对需要在Application逻辑中实现的PCI Express Capability Structure寄存器的列表进行了更新。
  • 更新了Completion Buffer Size部分中的表格。
  • 将子小节D3Hot Exit Initiated by Host，D3Hot Exit Initiated by EP，D3Cold Entry和D3Cold Exit添加到电源管理接口部分。
  • 修改了PIPE Direct复位序列部分中给出的步骤列表。
  • 修改了PIPE Direct速度改变部分中给出的描述。
2021.12.13 21.4 4.0.0
  • 添加了新的小节BTI Protection Mode。
  • 更新了Completion缓冲区大小部分，以显示正确的缓冲区大小。还添加了示例以显示Memory Read请求消耗的Completion缓冲区entry数量。最后，针对Application逻辑添加了一个建议的流程来跟踪completion缓冲entry，并在此基础上调度对R-Tile Avalon® Streaming Intel FPGA IP for PCI Express的Non-Posted (NP)请求。
  • 更新了Avalon Streaming RX接口和Avalon Streaming TX接口的文本描述和时序波形，以显示用户应用逻辑如何正确使用这些接口。
  • 更新了Deskew Channel小节中的信号描述和时序波形，以显示用户应用逻辑如何正确使用这些接口。
2021.10.06 21.3 3.0.0 删除了ECRC小节，因为缺少关于ECRC或LCRC计数器的寄存器偏移的信息。
2021.10.04 21.3 3.0.0
  • 更新了PCI Express Mode和PIPE Direct Mode小节中的结构图，以匹配R-tile Avalon® Streaming Intel FPGA IP for PCI Express的块符号21.3上的接口信号。
  • 在Avalon Streaming TX Interface部分添加了一个注释，以阐明对于该接口，SOP只能在segments 0和segments 2上发送。
  • 添加了根端口枚举附录章节。
2021.07.12 21.2 2.0.0 首次发布。
二级标题