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1. 有关用于PCI Express的 英特尔® FPGA R-tile Avalon® Streaming IP
2. IP架构和功能描述
3. 高级特性
4. 接口
5. 参数
6. 故障排查/调试
7. 用于 PCI Express* 的 英特尔® FPGA R-tile Avalon® Streaming IP用户指南存档
8. 用于PCI Express的英特尔FPGA R-tile Avalon® Streaming IP用户指南文档修订历史
A. 配置空间寄存器
B. 根端口枚举
C. Endpoint模式下Address Translation Services(ATS)的实现
D. TLP Bypass模式下转发到用户应用的数据包
E. R-Tile Avalon Streaming Intel FPGAIP for PCI Express支持的掩膜裕量
3.2.2.5.1. VirtIO Common Configuration Capability寄存器(地址: 0x012)
3.2.2.5.2. VirtIO Common Configuration Capability寄存器(地址: 0x013)
3.2.2.5.3. VirtIO Common Configuration BAR Offset寄存器(地址: 0x014)
3.2.2.5.4. VirtIO Common Configuration Structure Length寄存器(地址0x015)
3.2.2.5.5. VirtIO Notifications Capability寄存器(地址:0x016)
3.2.2.5.6. VirtIO Notifications BAR Indicator寄存器(地址:0x017)
3.2.2.5.7. VirtIO Notifications BAR Offset寄存器(地址:0x018)
3.2.2.5.8. VirtIO Notifications Structure长度寄存器(地址:0x019)
3.2.2.5.9. VirtIO Notifications Notify Off Multiplier寄存器 (Address: 0x01A)
3.2.2.5.10. VirtIO ISR Status Capability寄存器(地址:0x02F)
3.2.2.5.11. VirtIO ISR Status BAR Indicator寄存器(地址:0x030)
3.2.2.5.12. VirtIO ISR Status BAR Offset寄存器(地址:0x031)
3.2.2.5.13. VirtIO ISR Status Structure长度寄存器(地址:0x032)
3.2.2.5.14. VirtIO Device Specific Capability寄存器(地址:0x033)
3.2.2.5.15. VirtIO Device Specific BAR Indicator寄存器(地址:0x034)
3.2.2.5.16. VirtIO Device Specific BAR Offset寄存器(地址:0x035)
3.2.2.5.17. VirtIO Device Specific Structure长度寄存器(地址:0x036)
3.2.2.5.18. VirtIO PCI Configuration Access Capability寄存器(地址:0x037)
3.2.2.5.19. VirtIO PCI Configuration Access BAR Indicator寄存器(地址:0x038)
3.2.2.5.20. VirtIO PCI Configuration Access BAR Offset寄存器(地址:0x039)
3.2.2.5.21. VirtIO PCI Configuration Access Structure长度寄存器(地址:0x03A)
3.2.2.5.22. VirtIO PCI Configuration Access Data寄存器(地址:0x03B)
4.3.1. Avalon® Streaming接口
4.3.2. 精确时间测量(PTM)接口(仅Endpoint)
4.3.3. 中断接口
4.3.4. 硬IP重配置接口
4.3.5. 错误(Error)接口
4.3.6. Completion Timeout接口
4.3.7. 配置拦截接口
4.3.8. 电源管理接口(Power Management Interface)
4.3.9. Hard IP状态接口
4.3.10. Page Request Services (PRS)接口(仅Endpoint)
4.3.11. Function-Level Reset (FLR)接口(仅Endpoint)
4.3.12. SR-IOV VF Error Flag接口(仅Endpoint)
4.3.13. 通用VSEC接口
5.2.3.1. 器件Capabilities
5.2.3.2. VirtIO参数
5.2.3.3. 链路Capabilities
5.2.3.4. Legacy中断管脚寄存器
5.2.3.5. MSI Capabilities
5.2.3.6. MSI-X Capabilities
5.2.3.7. 插槽Capabilities
5.2.3.8. Latency Tolerance Reporting (LTR)
5.2.3.9. Process Address Space ID (PASID)
5.2.3.10. 器件序列号Capability
5.2.3.11. Page Request Service (PRS)
5.2.3.12. Access Control Service (ACS)
5.2.3.13. 电源管理
5.2.3.14. Vendor Specific Extended Capability (VSEC,供应商指定扩展性能)寄存器
5.2.3.15. TLP Processing Hints (TPH)
5.2.3.16. Address Translation Services (ATS) Capabilities
5.2.3.17. Precision Time Measurement (PTM)
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4.4.5. PIPE Direct复位序列
PIPE Direct模式中,您的应用逻辑负责管理FPGA架构中大部分的PHY复位序列。下图描述了需要的顺序。
注:
如果您的Soft IP Controller仅使用lane 8-15,则lane 0需要执行以下过程:
- 按照PIPE Direct Reset Sequence中所示的复位序列步骤d中的描述解除置位ln0_pipe_direct_pld_pcs_rst_n_i。
- 设置ln0_pipe_direct_powerdown_i = 2'b00,直到8-15个lane中的任何一个lane达到PIPE Direct Reset Sequence中显示的复位序列步骤f。
- 在此之后,按照Unused Lanes in PIPE Direct Mode中的要求,设置ln0_pipe_direct_powerdown_i = 2'b11。
图 45. PIPE Direct复位序列
以下是在PIPE-D模式下进行配置时,R-Tile Avalon Streaming IP中复位序列和lane 0的TX/RX数据传输所要求的步骤。可在其他lane中以相同方式应用该行为。
请注意每个需要的步骤与波形中对应的字母相关联。
对于TX路径:
- Step (a) : ninit_done由Reset Release IP驱动到低电平,表示FGPA架构已配置。Soft IP控制器应处于复位状态直到该信号为低电平。
- Step (b) : pin_perst_n_o由R-Tile Avalon Streaming IP驱动到高电平。该信号反映板级PERTS#信号。
- Step (c) : lnX_pipe_direct_tx_transfer_en_o由R-Tile Avalon Streaming IP驱动为高电平,指示R-Tile Avalon Streaming IP和FPGA架构之间的EMIB桥接已准备就绪。
- Step (d) : lnX_pipe_direct_pld_pcs_rst_n_i由Soft IP controller驱动到高电平。Soft IP controller还必须将每lane lnX_pipe_direct_pld_pcs_rst_n_i信号驱动到高电平,以便在每lane lnX_pipe_direct_tx_transfer_en_o信号驱动到高电平后,退出复位。
- Step (e) : pipe_direct_pld_tx_clk_out_o成为有效信号后,会由Soft IP controller用作TX路径的TX时钟输出。
- Step (f) : lnX_pipe_direct_phystatus_o由R-Tile Avalon Streaming IP驱动到低电平,指示一次复位退出。
- Step (g) : lnX_pipe_direct_phystatus_o为脉冲式,并且
- Step (h) : lnX_pipe_direct_rx_status_o也是脉冲式。两个脉冲都向Soft IP controller确认RX检测。
- Step (j) : Soft IP controller开始发送 lnX_pipe_direct_txdata_i总线上的数据,并伴随Step (k)的相应lnX_pipe_direct_txdatavalid0_i和在Step (l)的相应lnX_pipe_direct_txdatavalid1_i 信号。请参阅PIPE Direct TX数据路径了解更多详细信息。
对于RX路径:
- Step (m) : 在TX数据从Soft IP controller发送,并且连接对端(link partner)接收到足够的RX数据以恢复时钟后,lnX_pipe_direct_cdrlockstatus_o信号被驱动到高电平。
- Step (n) : lnX_pipe_direct_cdrlock2data_o信号被驱动到高电平,指示CDR已锁定到接收到的数据。
- Step (o) : lnX_pipe_direct_rx_clk_out_o信号有效后,由Soft IP controller用作RX数据路径的RX时钟输出。
- Step (p) : 由R-Tile Avalon Streaming IP将ln_pipe_direct_reset_status_n_o信号驱动到高电平,来指示RX数据路径退出复位。
- Step (q) : Soft IP controller开始对lnX_pipe_direct_rxdata_o上的数据进行采样,同时通过其相应的lnX_pipe_direct_rxdatavalid0_i和lnX_pipe_direct_rxdatavalid1_i信号对数据进行定性。应用逻辑需要等待对相应lane的ln_pipe_direct_reset_status_n_o[15:0]的置位,以便采样RX数据。请参阅fPIPE Direct RX Datapath或其他详细信息。