仅对英特尔可见 — GUID: fdj1602527078698
Ixiasoft
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1.5. 性能和资源利用率
如下表格显示为,针对R-Tile Avalon® 流IP核支持的所有配置而建议的FPGA架构速率等级。
配置 |
Application Clock Frequency (MHz) | 建议的FPGA架构速度等级 |
注意 |
---|---|---|---|
Gen5 1x16 EP/RP/BP | 400 MHz 2 425 MHz 450 MHz 475 MHz 500 MHz |
-1, -2, -3 2 | |
Gen4 1x16 EP/RP/BP | 250 MHz 275 MHz 300 MHz |
-1, -2, -3 | |
400 MHz 2 425 MHz 450 MHz 475 MHz 500 MHz |
-1, -2, -3 2 | ||
Gen3 1x16 EP/RP/BP | 250 MHz 275 MHz 300 MHz |
-1, -2, -3 | |
Gen5 2x8 EP/RP/BP | 400 MHz 2 425 MHz 450 MHz 475 MHz 500 MHz |
-1, -2, -3 2 | |
Gen4 2x8 EP/RP/BP | 250 MHz 275 MHz 300 MHz |
-1, -2, -3 | |
400 MHz 2 425 MHz 450 MHz 475 MHz 500 MHz |
-1, -2, -3 2 | 3 | |
Gen3 2x8 EP/RP/BP | 250 MHz 275 MHz 300 MHz |
-1, -2, -3 | |
Gen5 4x4 EP/RP/BP | 400 MHz 2 425 MHz 450 MHz 475 MHz 500 MHz |
-1, -2, -3 2 | |
Gen4 4x4 EP/RP/BP | 250 MHz 275 MHz 300 MHz |
-1, -2, -3 | |
400 MHz 2 425 MHz 450 MHz 475 MHz 500 MHz |
-1, -2, -3 2 | 3 | |
Gen3 4x4 EP/RP/BP | 250 MHz 275 MHz 300 MHz |
-1, -2, -3 | |
PIPE Direct |
500 | -1, -2 |
以下表格显示为已选配置的常规资源利用率信息。
资源使用是基于 Avalon® 流IP核顶层实体(intel_rtile_pcie_ast),该实体中包含FPGA架构中实现的IP核软逻辑。
链路配置 | 器件系列 | ALMs | M20Ks | 专用逻辑寄存器 |
---|---|---|---|---|
Gen5 x16 | 英特尔Agilex® 7 | 11721 | 0 | 32819 |
Gen4 x16 | 英特尔Agilex® 7 | 11617 | 0 | 28127 |
Gen3 x16 | 英特尔Agilex® 7 | 11617 | 0 | 28127 |
16-channel PIPE Direct | 英特尔Agilex® 7 | 2257 | 0 | 1836 |
有关R-Tile Avalon® Streaming设计实例的更多详细信息,请参阅用于PCI Express的Intel FPGA R-Tile Avalon Streaming IP设计实例用户指南。