仅对英特尔可见 — GUID: nud1635986619019
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1. 有关用于PCI Express的 英特尔® FPGA R-tile Avalon® Streaming IP
2. IP架构和功能描述
3. 高级特性
4. 接口
5. 参数
6. 故障排查/调试
7. 用于 PCI Express* 的 英特尔® FPGA R-tile Avalon® Streaming IP用户指南存档
8. 用于PCI Express的英特尔FPGA R-tile Avalon® Streaming IP用户指南文档修订历史
A. 配置空间寄存器
B. 根端口枚举
C. Endpoint模式下Address Translation Services(ATS)的实现
D. TLP Bypass模式下转发到用户应用的数据包
E. R-Tile Avalon Streaming Intel FPGAIP for PCI Express支持的掩膜裕量
3.2.2.5.1. VirtIO Common Configuration Capability寄存器(地址: 0x012)
3.2.2.5.2. VirtIO Common Configuration Capability寄存器(地址: 0x013)
3.2.2.5.3. VirtIO Common Configuration BAR Offset寄存器(地址: 0x014)
3.2.2.5.4. VirtIO Common Configuration Structure Length寄存器(地址0x015)
3.2.2.5.5. VirtIO Notifications Capability寄存器(地址:0x016)
3.2.2.5.6. VirtIO Notifications BAR Indicator寄存器(地址:0x017)
3.2.2.5.7. VirtIO Notifications BAR Offset寄存器(地址:0x018)
3.2.2.5.8. VirtIO Notifications Structure长度寄存器(地址:0x019)
3.2.2.5.9. VirtIO Notifications Notify Off Multiplier寄存器 (Address: 0x01A)
3.2.2.5.10. VirtIO ISR Status Capability寄存器(地址:0x02F)
3.2.2.5.11. VirtIO ISR Status BAR Indicator寄存器(地址:0x030)
3.2.2.5.12. VirtIO ISR Status BAR Offset寄存器(地址:0x031)
3.2.2.5.13. VirtIO ISR Status Structure长度寄存器(地址:0x032)
3.2.2.5.14. VirtIO Device Specific Capability寄存器(地址:0x033)
3.2.2.5.15. VirtIO Device Specific BAR Indicator寄存器(地址:0x034)
3.2.2.5.16. VirtIO Device Specific BAR Offset寄存器(地址:0x035)
3.2.2.5.17. VirtIO Device Specific Structure长度寄存器(地址:0x036)
3.2.2.5.18. VirtIO PCI Configuration Access Capability寄存器(地址:0x037)
3.2.2.5.19. VirtIO PCI Configuration Access BAR Indicator寄存器(地址:0x038)
3.2.2.5.20. VirtIO PCI Configuration Access BAR Offset寄存器(地址:0x039)
3.2.2.5.21. VirtIO PCI Configuration Access Structure长度寄存器(地址:0x03A)
3.2.2.5.22. VirtIO PCI Configuration Access Data寄存器(地址:0x03B)
4.3.1. Avalon® Streaming接口
4.3.2. 精确时间测量(PTM)接口(仅Endpoint)
4.3.3. 中断接口
4.3.4. 硬IP重配置接口
4.3.5. 错误(Error)接口
4.3.6. Completion Timeout接口
4.3.7. 配置拦截接口
4.3.8. 电源管理接口(Power Management Interface)
4.3.9. Hard IP状态接口
4.3.10. Page Request Services (PRS)接口(仅Endpoint)
4.3.11. Function-Level Reset (FLR)接口(仅Endpoint)
4.3.12. SR-IOV VF Error Flag接口(仅Endpoint)
4.3.13. 通用VSEC接口
5.2.3.1. 器件Capabilities
5.2.3.2. VirtIO参数
5.2.3.3. 链路Capabilities
5.2.3.4. Legacy中断管脚寄存器
5.2.3.5. MSI Capabilities
5.2.3.6. MSI-X Capabilities
5.2.3.7. 插槽Capabilities
5.2.3.8. Latency Tolerance Reporting (LTR)
5.2.3.9. Process Address Space ID (PASID)
5.2.3.10. 器件序列号Capability
5.2.3.11. Page Request Service (PRS)
5.2.3.12. Access Control Service (ACS)
5.2.3.13. 电源管理
5.2.3.14. Vendor Specific Extended Capability (VSEC,供应商指定扩展性能)寄存器
5.2.3.15. TLP Processing Hints (TPH)
5.2.3.16. Address Translation Services (ATS) Capabilities
5.2.3.17. Precision Time Measurement (PTM)
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5.2.1. Avalon参数
参数 | 值 | 默认值 | 描述 |
---|---|---|---|
Enable Power Management Interface | True/False | False | 启用后,将Power Management Interface和Hard IP Status Interface导出。有关更多详细信息,请参阅电源管理接口(Power Management Interface)小节。 |
Enable Legacy Interrupt | True/False | False | 使能传统中断支持。请参阅传统中断小节了解更多详细信息。 |
Enable Completion Timeout Interface | True/False | False | 使能Completion Timeout Interface。请参阅Completion Timeout接口小节了解更多详细信息。 |
Enable PRS Event | True/False | False | 使能Page Request Service (PRS) Event Interface。请参阅Page Request Services (PRS) Interface (Endpoint Only)了解更多详细信息。
注: 该参数仅适用于EP模式。
|
Enable Error Interface | True/False | False | 使能Error接口。请参阅错误(Error)接口小节了解更多详细信息。 |
PCIe Header Format | True/False | False | 使能该参数后,头格式是P-tile头格式,否则为Arria 10头格式。 |
Enable Configuration Intercept Interface | True/False | False | 使能Configuration Intercept(拦截)接口。请参阅配置拦截接口小节了解更多详细信息。
注: 该参数仅在EP模式下可用。
|
Power Management State | True/False | False | 当启用此参数并且跳变到D3cold 时,链路将跳变到L3。当禁用此参数并且过跳变到D3cold时,链路将跳变到L2。 |
Enable Hard IP Reconfiguration Interface | True/False | False | 选择后,此参数将创建一个 Avalon® -MM接口,应用逻辑可使用该接口访问Hard IP的内部寄存器。 |
Enable PHY Reconfiguration Interface | True/False | False | 选择后,此参数将启用PHY Reconfiguration接口。 |
Enable Parity Ports on Avalon® -ST Interface | True/False | False | 启用此参数后,奇偶校验端口将出现在块符号上。这些奇偶校验端口包括:pX_rx_stN_data_par_o, pX_rx_stN_hdr_par_o,pX_rx_stN_prefix_par_o, pX_tx_stN_data_par_i,pX_tx_stN_hdr_par_i, and pX_tx_stN_prefix_par_i端口。 使能该参数后,应用层必须在 Avalon® -ST TX方向提供奇偶校验。 |