仅对英特尔可见 — GUID: hok1612548367390
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1. 有关用于PCI Express的 英特尔® FPGA R-tile Avalon® Streaming IP
2. IP架构和功能描述
3. 高级特性
4. 接口
5. 参数
6. 故障排查/调试
7. 用于 PCI Express* 的 英特尔® FPGA R-tile Avalon® Streaming IP用户指南存档
8. 用于PCI Express的英特尔FPGA R-tile Avalon® Streaming IP用户指南文档修订历史
A. 配置空间寄存器
B. 根端口枚举
C. Endpoint模式下Address Translation Services(ATS)的实现
D. TLP Bypass模式下转发到用户应用的数据包
E. R-Tile Avalon Streaming Intel FPGAIP for PCI Express支持的掩膜裕量
3.2.2.5.1. VirtIO Common Configuration Capability寄存器(地址: 0x012)
3.2.2.5.2. VirtIO Common Configuration Capability寄存器(地址: 0x013)
3.2.2.5.3. VirtIO Common Configuration BAR Offset寄存器(地址: 0x014)
3.2.2.5.4. VirtIO Common Configuration Structure Length寄存器(地址0x015)
3.2.2.5.5. VirtIO Notifications Capability寄存器(地址:0x016)
3.2.2.5.6. VirtIO Notifications BAR Indicator寄存器(地址:0x017)
3.2.2.5.7. VirtIO Notifications BAR Offset寄存器(地址:0x018)
3.2.2.5.8. VirtIO Notifications Structure长度寄存器(地址:0x019)
3.2.2.5.9. VirtIO Notifications Notify Off Multiplier寄存器 (Address: 0x01A)
3.2.2.5.10. VirtIO ISR Status Capability寄存器(地址:0x02F)
3.2.2.5.11. VirtIO ISR Status BAR Indicator寄存器(地址:0x030)
3.2.2.5.12. VirtIO ISR Status BAR Offset寄存器(地址:0x031)
3.2.2.5.13. VirtIO ISR Status Structure长度寄存器(地址:0x032)
3.2.2.5.14. VirtIO Device Specific Capability寄存器(地址:0x033)
3.2.2.5.15. VirtIO Device Specific BAR Indicator寄存器(地址:0x034)
3.2.2.5.16. VirtIO Device Specific BAR Offset寄存器(地址:0x035)
3.2.2.5.17. VirtIO Device Specific Structure长度寄存器(地址:0x036)
3.2.2.5.18. VirtIO PCI Configuration Access Capability寄存器(地址:0x037)
3.2.2.5.19. VirtIO PCI Configuration Access BAR Indicator寄存器(地址:0x038)
3.2.2.5.20. VirtIO PCI Configuration Access BAR Offset寄存器(地址:0x039)
3.2.2.5.21. VirtIO PCI Configuration Access Structure长度寄存器(地址:0x03A)
3.2.2.5.22. VirtIO PCI Configuration Access Data寄存器(地址:0x03B)
4.3.1. Avalon® Streaming接口
4.3.2. 精确时间测量(PTM)接口(仅Endpoint)
4.3.3. 中断接口
4.3.4. 硬IP重配置接口
4.3.5. 错误(Error)接口
4.3.6. Completion Timeout接口
4.3.7. 配置拦截接口
4.3.8. 电源管理接口(Power Management Interface)
4.3.9. Hard IP状态接口
4.3.10. Page Request Services (PRS)接口(仅Endpoint)
4.3.11. Function-Level Reset (FLR)接口(仅Endpoint)
4.3.12. SR-IOV VF Error Flag接口(仅Endpoint)
4.3.13. 通用VSEC接口
5.2.3.1. 器件Capabilities
5.2.3.2. VirtIO参数
5.2.3.3. 链路Capabilities
5.2.3.4. Legacy中断管脚寄存器
5.2.3.5. MSI Capabilities
5.2.3.6. MSI-X Capabilities
5.2.3.7. 插槽Capabilities
5.2.3.8. Latency Tolerance Reporting (LTR)
5.2.3.9. Process Address Space ID (PASID)
5.2.3.10. 器件序列号Capability
5.2.3.11. Page Request Service (PRS)
5.2.3.12. Access Control Service (ACS)
5.2.3.13. 电源管理
5.2.3.14. Vendor Specific Extended Capability (VSEC,供应商指定扩展性能)寄存器
5.2.3.15. TLP Processing Hints (TPH)
5.2.3.16. Address Translation Services (ATS) Capabilities
5.2.3.17. Precision Time Measurement (PTM)
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2.2.3.3. 事务层概述
下图显示为R-Tile Avalon® -ST IP for PCI Express Transaction Layer中的主要块:
图 13. R-Tile Avalon® -ST IP for PCI Express事务层结构框图
RAS (Reliability, Availability和Serviceability)块包含一组保持链路完整性的功能。
例如:Transaction Layer在发送逻辑中插入可选的ECRC,并在接收逻辑中进行检查,从而提供End-to-End(端到端)数据保护。
当应用逻辑设置TLP Header中的TLP Digest (TD)位时,R-Tile Avalon® -ST IP for PCIe自动附加ECRC。
注: TLP Bypass模式中,PCIe Hard IP不生成/检查ECRC,如果接收的TLP具有ECRC,并不会将其移除。
TX块按原样发送它接收的TLP。它还将有关non-posted TLP的信息发送到CPL Timeout Block以进行CPL超时检测。
R-Tile Avalon® -ST IP for PCI Express RX块由两个主要块组成:
- Filtering块:该模块检查TLP完好还是损坏,并生成相关错误消息和completion。它还跟踪已接收的completion并更新completion超时(CPL 超时)块。
- RX Buffer Queue:R-Tile IP for PCIe对于posted/non-posted事务和completion采用单独的队列。这样就避免接收的TLP上队列头(head-of-queue)阻塞,并且根据PCIe排序规则为提取TLP提供灵活性。
图 14. R-Tile Avalon® -ST IP for PCI Express RX块概述
注: Received CPL Processing块包含CPL跟踪机制。
注: Avalon-ST接口使用split总线架构。在x16和x8配置中,1024-bit Avalon-ST数据总线由四段(segment)256-bit数据组成。这样是为了提高该接口的带宽效率。通过该split总线架构,可在单个时钟周期内发送或接收多个TLP包。请参阅Avalon Streaming Interface获得更多详细信息。