仅对英特尔可见 — GUID: jei1666634615805
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1. 有关用于PCI Express的 英特尔® FPGA R-tile Avalon® Streaming IP
2. IP架构和功能描述
3. 高级特性
4. 接口
5. 参数
6. 故障排查/调试
7. 用于 PCI Express* 的 英特尔® FPGA R-tile Avalon® Streaming IP用户指南存档
8. 用于PCI Express的英特尔FPGA R-tile Avalon® Streaming IP用户指南文档修订历史
A. 配置空间寄存器
B. 根端口枚举
C. Endpoint模式下Address Translation Services(ATS)的实现
D. TLP Bypass模式下转发到用户应用的数据包
E. R-Tile Avalon Streaming Intel FPGAIP for PCI Express支持的掩膜裕量
3.2.2.5.1. VirtIO Common Configuration Capability寄存器(地址: 0x012)
3.2.2.5.2. VirtIO Common Configuration Capability寄存器(地址: 0x013)
3.2.2.5.3. VirtIO Common Configuration BAR Offset寄存器(地址: 0x014)
3.2.2.5.4. VirtIO Common Configuration Structure Length寄存器(地址0x015)
3.2.2.5.5. VirtIO Notifications Capability寄存器(地址:0x016)
3.2.2.5.6. VirtIO Notifications BAR Indicator寄存器(地址:0x017)
3.2.2.5.7. VirtIO Notifications BAR Offset寄存器(地址:0x018)
3.2.2.5.8. VirtIO Notifications Structure长度寄存器(地址:0x019)
3.2.2.5.9. VirtIO Notifications Notify Off Multiplier寄存器 (Address: 0x01A)
3.2.2.5.10. VirtIO ISR Status Capability寄存器(地址:0x02F)
3.2.2.5.11. VirtIO ISR Status BAR Indicator寄存器(地址:0x030)
3.2.2.5.12. VirtIO ISR Status BAR Offset寄存器(地址:0x031)
3.2.2.5.13. VirtIO ISR Status Structure长度寄存器(地址:0x032)
3.2.2.5.14. VirtIO Device Specific Capability寄存器(地址:0x033)
3.2.2.5.15. VirtIO Device Specific BAR Indicator寄存器(地址:0x034)
3.2.2.5.16. VirtIO Device Specific BAR Offset寄存器(地址:0x035)
3.2.2.5.17. VirtIO Device Specific Structure长度寄存器(地址:0x036)
3.2.2.5.18. VirtIO PCI Configuration Access Capability寄存器(地址:0x037)
3.2.2.5.19. VirtIO PCI Configuration Access BAR Indicator寄存器(地址:0x038)
3.2.2.5.20. VirtIO PCI Configuration Access BAR Offset寄存器(地址:0x039)
3.2.2.5.21. VirtIO PCI Configuration Access Structure长度寄存器(地址:0x03A)
3.2.2.5.22. VirtIO PCI Configuration Access Data寄存器(地址:0x03B)
4.3.1. Avalon® Streaming接口
4.3.2. 精确时间测量(PTM)接口(仅Endpoint)
4.3.3. 中断接口
4.3.4. 硬IP重配置接口
4.3.5. 错误(Error)接口
4.3.6. Completion Timeout接口
4.3.7. 配置拦截接口
4.3.8. 电源管理接口(Power Management Interface)
4.3.9. Hard IP状态接口
4.3.10. Page Request Services (PRS)接口(仅Endpoint)
4.3.11. Function-Level Reset (FLR)接口(仅Endpoint)
4.3.12. SR-IOV VF Error Flag接口(仅Endpoint)
4.3.13. 通用VSEC接口
5.2.3.1. 器件Capabilities
5.2.3.2. VirtIO参数
5.2.3.3. 链路Capabilities
5.2.3.4. Legacy中断管脚寄存器
5.2.3.5. MSI Capabilities
5.2.3.6. MSI-X Capabilities
5.2.3.7. 插槽Capabilities
5.2.3.8. Latency Tolerance Reporting (LTR)
5.2.3.9. Process Address Space ID (PASID)
5.2.3.10. 器件序列号Capability
5.2.3.11. Page Request Service (PRS)
5.2.3.12. Access Control Service (ACS)
5.2.3.13. 电源管理
5.2.3.14. Vendor Specific Extended Capability (VSEC,供应商指定扩展性能)寄存器
5.2.3.15. TLP Processing Hints (TPH)
5.2.3.16. Address Translation Services (ATS) Capabilities
5.2.3.17. Precision Time Measurement (PTM)
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4.3.1.4.1. Avalon Streaming TX接口的应用逻辑指南
Application逻辑必须参考如下指导:
- Application逻辑必须坚持遵循Avalon Streaming TX Interface pX_tx_st_ready_o Behavior中对pX_tx_st_ready_o信号行为的概述。
- pX_tx_st_ready_o置位后,TLP的发送一定不能中断。应用程序一定不能解除置位pX_tx_stN_sop_i和pX_tx_stN_eop_i之间的pX_tx_stN_valid_i,除非因为位解除置位pX_tx_st_ready_o而指示存在从R-Tile PCIe IP 核来的背压。
注: 不按照本指导则可能导致TLP发送带有无效LCRC。
- 对于双宽度Configuration Mode 0 (1x16),TLP的起始(pX_tx_stN_sop_i)仅可发生在segment 0 (st0)或segment 2 (st2)(即,给定的TLP不可以在segment 1或segment 3上开始。
-
对于双宽度模式Configuration Mode 0 (1x16),可以允许segment 2的头(st2_hdr),取决于segment 0和segment 1的利用率。请参阅如下表格了解允许的条件。请注意以下表格未包括Avalon Streaming TX接口的全部信号。其仅显示了相关信号以突出显示可以在segment 2上开始TLP的有效情况。
表 58. Configuration Mode 0 (1x16) Double-width Mode下可能的pX_tx_st2_sop_i组合 pX_tx_st0_sop_i pX_tx_st0_eop_i pX_tx_st0_hvalid_i pX_tx_st0_dvalid_i pX_tx_st1_sop_i pX_tx_st1_eop_i pX_tx_st1_hvalid_i pX_tx_st1_dvalid_i pX_tx_st2_sop_i pX_tx_st2_hvalid_i pX_tx_st2_dvalid_i 1'b1 1'b1 1'b1 1'b1 1'b0 1'b0 1'b0 1'b0 1'b1 1'b1 1'b1 1'b1 1'b0 1'b1 1'b1 1'b0 1'b1 1'b0 1'b1 1'b1 1'b1 1'b1 1'b0 1'b1 1'b0 1'b1 1'b0 1'b0 1'b0 1'b0 1'b1 1'b1 1'b1 1'b0 1'b0 1'b0 1'b1 1'b0 1'b1 1'b0 1'b1 1'b1 1'b1 1'b1 - 对于双宽度模式的Configuration Mode 1 (2x8)和Configuration Mode 2 (4x4),允许segment 1 的头(st1_hdr),取决于segment 0的利用率。请参阅如下表格了解允许的条件。请注意该表格并未包含Avalon Streaming TX接口的所有信号。该表格中仅显示相关信号,以突出可在segment 1上开始TLP的有效情况。
表 59. Configuration Mode 1 (2x8)和Configuration Mode 2 (4x4)都在Double-width Mode时,可能的pX_tx_st1_sop_i组合 pX_tx_st0_sop_i pX_tx_st0_eop_i pX_tx_st0_hvalid_i pX_tx_st0_dvalid_i pX_tx_st1_sop_i pX_tx_st1_hvalid_i pX_tx_st1_dvalid_i 1'b1 1'b1 1'b1 1'b1 1'b1 1'b1 1'b1 1'b0 1'b1 1'b0 1'b1 1'b1 1'b1 1'b1 - 对于跨越多个段的单个TLP,应用程序逻辑需要以段索引顺序(segment st0 → st1 → st2 → st3 → st0)发送TLP。
- 如果被发送的TLP的TLP长度比段长度长, 则用于置位pX_tx_stN_eop_i信号的段将由TLP长度取代。
- 如果发送的TLP长度比段长度(255位),那么相应的pX_tx_stN_eop_i信号需要出现在置位pX_tx_stN_sop_i的段中。
- 允许pX_tx_st_ready_o和pX_tx_stN_valid_i之间解除置位的最多周期数是16个coreclkout_hip周期。
- 对于单宽度模式的Configuration Mode 0 (1x16),每个时钟周期(即,st0_hdr/st0_data或st1_hdr/st1_data)仅可使用一个段。此外,如果使用了segment 1,那么先前的TLP必须使用st0_data。