仅对英特尔可见 — GUID: vav1651536813944
Ixiasoft
1. 有关用于PCI Express的 英特尔® FPGA R-tile Avalon® Streaming IP
2. IP架构和功能描述
3. 高级特性
4. 接口
5. 参数
6. 故障排查/调试
7. 用于 PCI Express* 的 英特尔® FPGA R-tile Avalon® Streaming IP用户指南存档
8. 用于PCI Express的英特尔FPGA R-tile Avalon® Streaming IP用户指南文档修订历史
A. 配置空间寄存器
B. 根端口枚举
C. Endpoint模式下Address Translation Services(ATS)的实现
D. TLP Bypass模式下转发到用户应用的数据包
E. R-Tile Avalon Streaming Intel FPGAIP for PCI Express支持的掩膜裕量
3.2.2.5.1. VirtIO Common Configuration Capability寄存器(地址: 0x012)
3.2.2.5.2. VirtIO Common Configuration Capability寄存器(地址: 0x013)
3.2.2.5.3. VirtIO Common Configuration BAR Offset寄存器(地址: 0x014)
3.2.2.5.4. VirtIO Common Configuration Structure Length寄存器(地址0x015)
3.2.2.5.5. VirtIO Notifications Capability寄存器(地址:0x016)
3.2.2.5.6. VirtIO Notifications BAR Indicator寄存器(地址:0x017)
3.2.2.5.7. VirtIO Notifications BAR Offset寄存器(地址:0x018)
3.2.2.5.8. VirtIO Notifications Structure长度寄存器(地址:0x019)
3.2.2.5.9. VirtIO Notifications Notify Off Multiplier寄存器 (Address: 0x01A)
3.2.2.5.10. VirtIO ISR Status Capability寄存器(地址:0x02F)
3.2.2.5.11. VirtIO ISR Status BAR Indicator寄存器(地址:0x030)
3.2.2.5.12. VirtIO ISR Status BAR Offset寄存器(地址:0x031)
3.2.2.5.13. VirtIO ISR Status Structure长度寄存器(地址:0x032)
3.2.2.5.14. VirtIO Device Specific Capability寄存器(地址:0x033)
3.2.2.5.15. VirtIO Device Specific BAR Indicator寄存器(地址:0x034)
3.2.2.5.16. VirtIO Device Specific BAR Offset寄存器(地址:0x035)
3.2.2.5.17. VirtIO Device Specific Structure长度寄存器(地址:0x036)
3.2.2.5.18. VirtIO PCI Configuration Access Capability寄存器(地址:0x037)
3.2.2.5.19. VirtIO PCI Configuration Access BAR Indicator寄存器(地址:0x038)
3.2.2.5.20. VirtIO PCI Configuration Access BAR Offset寄存器(地址:0x039)
3.2.2.5.21. VirtIO PCI Configuration Access Structure长度寄存器(地址:0x03A)
3.2.2.5.22. VirtIO PCI Configuration Access Data寄存器(地址:0x03B)
4.3.1. Avalon® Streaming接口
4.3.2. 精确时间测量(PTM)接口(仅Endpoint)
4.3.3. 中断接口
4.3.4. 硬IP重配置接口
4.3.5. 错误(Error)接口
4.3.6. Completion Timeout接口
4.3.7. 配置拦截接口
4.3.8. 电源管理接口(Power Management Interface)
4.3.9. Hard IP状态接口
4.3.10. Page Request Services (PRS)接口(仅Endpoint)
4.3.11. Function-Level Reset (FLR)接口(仅Endpoint)
4.3.12. SR-IOV VF Error Flag接口(仅Endpoint)
4.3.13. 通用VSEC接口
5.2.3.1. 器件Capabilities
5.2.3.2. VirtIO参数
5.2.3.3. 链路Capabilities
5.2.3.4. Legacy中断管脚寄存器
5.2.3.5. MSI Capabilities
5.2.3.6. MSI-X Capabilities
5.2.3.7. 插槽Capabilities
5.2.3.8. Latency Tolerance Reporting (LTR)
5.2.3.9. Process Address Space ID (PASID)
5.2.3.10. 器件序列号Capability
5.2.3.11. Page Request Service (PRS)
5.2.3.12. Access Control Service (ACS)
5.2.3.13. 电源管理
5.2.3.14. Vendor Specific Extended Capability (VSEC,供应商指定扩展性能)寄存器
5.2.3.15. TLP Processing Hints (TPH)
5.2.3.16. Address Translation Services (ATS) Capabilities
5.2.3.17. Precision Time Measurement (PTM)
仅对英特尔可见 — GUID: vav1651536813944
Ixiasoft
4.4.2. 命令和状态信号
信号名称 | 方向 | 描述/注释 | 时钟域 |
---|---|---|---|
lnX_pipe_direct_rxstandby_i | 输入 | 同步rxstandby信号 | pipe_direct_pld_tx_clk_out_o |
lnX_pipe_direct_powerdown_i[1:0] | 输入 | PHY电源状态控制信号 | pipe_direct_pld_tx_clk_out_o |
lnX_pipe_direct_rate_i[2:0] | 输入 | Gen1-5速率变化控制信号: 000: Gen1 001: Gen2 010: Gen3 011: Gen4 100: Gen5 |
pipe_direct_pld_tx_clk_out_o |
lnX_pipe_direct_txdetectrx_i | 输入 | 接收端检测控制信号 | pipe_direct_pld_tx_clk_out_o |
lnX_pipe_direct_rxtermination_i | 输入 | 控制接收端端接的存在。这是一个PIPE信号,主要用于USB用途。英特尔建议将该信号驱动到高电平(默认)。
|
pipe_direct_pld_tx_clk_out_o |
lnX_pipe_direct_pclkchangeack_i | 输入 | PCLK速率发生变化或者(如果需要)宽度改变完成并保持稳定时,由MAC置位该信号 | pipe_direct_pld_tx_clk_out_o |
lnX_pipe_direct_tx_transfer_en_o | 输出 | 该信号指示EMIB在PIPE模式下何时准备就绪。每lanelnX_pipe_direct_tx_transfer_en_o信号被置位后,软IP控制器必须将每通道lnX_pipe_direct_pld_pcs_rst_n_i从复位释放。 | pipe_direct_pld_tx_clk_out_o |
lnX_pipe_direct_rxstandbystatus_o | 输出 | 指示PHY是否有效或是处于待机模式。
|
pipe_direct_pld_tx_clk_out_o |
lnX_pipe_direct_pclkratechangeok_o | 输出 | 当该信号已准备好让MAC更改时钟速率时,该信号由PHY置位。 |
pipe_direct_pld_tx_clk_out_o |
lnX_pipe_direct_rxstatus_o | 输出 | 反映高速接收端的状态。该位上为“1”指示检测到Rx。
注: 适用于PIPE SerDes架构模式的唯一状态是“Receiver detected”。
|
pipe_direct_pld_tx_clk_out_o |
lnX_pipe_direct_phystatus_o | 输出 | 指示多个PHY功能的completion,包括,稳定的PCLK,复位后解除置位,功耗管理状态转换,速率变换和接收端检测。 | pipe_direct_pld_tx_clk_out_o |
lnX_pipe_direct_cdrlockstatus_o | 输出 |
这是Receiver CDR锁定指示器。
如果在需要置位该信号时,却被解除置位,则该信号会指示错误条件并且应复位接收端。 |
Async(异步) |
lnX_pipe_direct_cdrlock2data_o | 输出 |
Receiver CDR数据锁定指示器。
注: 当Soft IP Controller指示R-Tile Avalon Streaming IP开始评估远端发送器TX EQ设置(通过设置Rx Control 3寄存器中的RxEqEval 位)时,该信号将变低。评估完成后,R-Tile Avalon Streaming IP将提供品质因数值(Figure of Merit value)并将该信号驱动为高电平。有关均衡序列的更多详细信息,请参阅PIPE规范5.1.1的第9.10节。
|
Async(异步) |