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1. 有关用于PCI Express的 英特尔® FPGA R-tile Avalon® Streaming IP
2. IP架构和功能描述
3. 高级特性
4. 接口
5. 参数
6. 故障排查/调试
7. 用于 PCI Express* 的 英特尔® FPGA R-tile Avalon® Streaming IP用户指南存档
8. 用于PCI Express的英特尔FPGA R-tile Avalon® Streaming IP用户指南文档修订历史
A. 配置空间寄存器
B. 根端口枚举
C. Endpoint模式下Address Translation Services(ATS)的实现
D. TLP Bypass模式下转发到用户应用的数据包
E. R-Tile Avalon Streaming Intel FPGAIP for PCI Express支持的掩膜裕量
3.2.2.5.1. VirtIO Common Configuration Capability寄存器(地址: 0x012)
3.2.2.5.2. VirtIO Common Configuration Capability寄存器(地址: 0x013)
3.2.2.5.3. VirtIO Common Configuration BAR Offset寄存器(地址: 0x014)
3.2.2.5.4. VirtIO Common Configuration Structure Length寄存器(地址0x015)
3.2.2.5.5. VirtIO Notifications Capability寄存器(地址:0x016)
3.2.2.5.6. VirtIO Notifications BAR Indicator寄存器(地址:0x017)
3.2.2.5.7. VirtIO Notifications BAR Offset寄存器(地址:0x018)
3.2.2.5.8. VirtIO Notifications Structure长度寄存器(地址:0x019)
3.2.2.5.9. VirtIO Notifications Notify Off Multiplier寄存器 (Address: 0x01A)
3.2.2.5.10. VirtIO ISR Status Capability寄存器(地址:0x02F)
3.2.2.5.11. VirtIO ISR Status BAR Indicator寄存器(地址:0x030)
3.2.2.5.12. VirtIO ISR Status BAR Offset寄存器(地址:0x031)
3.2.2.5.13. VirtIO ISR Status Structure长度寄存器(地址:0x032)
3.2.2.5.14. VirtIO Device Specific Capability寄存器(地址:0x033)
3.2.2.5.15. VirtIO Device Specific BAR Indicator寄存器(地址:0x034)
3.2.2.5.16. VirtIO Device Specific BAR Offset寄存器(地址:0x035)
3.2.2.5.17. VirtIO Device Specific Structure长度寄存器(地址:0x036)
3.2.2.5.18. VirtIO PCI Configuration Access Capability寄存器(地址:0x037)
3.2.2.5.19. VirtIO PCI Configuration Access BAR Indicator寄存器(地址:0x038)
3.2.2.5.20. VirtIO PCI Configuration Access BAR Offset寄存器(地址:0x039)
3.2.2.5.21. VirtIO PCI Configuration Access Structure长度寄存器(地址:0x03A)
3.2.2.5.22. VirtIO PCI Configuration Access Data寄存器(地址:0x03B)
4.3.1. Avalon® Streaming接口
4.3.2. 精确时间测量(PTM)接口(仅Endpoint)
4.3.3. 中断接口
4.3.4. 硬IP重配置接口
4.3.5. 错误(Error)接口
4.3.6. Completion Timeout接口
4.3.7. 配置拦截接口
4.3.8. 电源管理接口(Power Management Interface)
4.3.9. Hard IP状态接口
4.3.10. Page Request Services (PRS)接口(仅Endpoint)
4.3.11. Function-Level Reset (FLR)接口(仅Endpoint)
4.3.12. SR-IOV VF Error Flag接口(仅Endpoint)
4.3.13. 通用VSEC接口
5.2.3.1. 器件Capabilities
5.2.3.2. VirtIO参数
5.2.3.3. 链路Capabilities
5.2.3.4. Legacy中断管脚寄存器
5.2.3.5. MSI Capabilities
5.2.3.6. MSI-X Capabilities
5.2.3.7. 插槽Capabilities
5.2.3.8. Latency Tolerance Reporting (LTR)
5.2.3.9. Process Address Space ID (PASID)
5.2.3.10. 器件序列号Capability
5.2.3.11. Page Request Service (PRS)
5.2.3.12. Access Control Service (ACS)
5.2.3.13. 电源管理
5.2.3.14. Vendor Specific Extended Capability (VSEC,供应商指定扩展性能)寄存器
5.2.3.15. TLP Processing Hints (TPH)
5.2.3.16. Address Translation Services (ATS) Capabilities
5.2.3.17. Precision Time Measurement (PTM)
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2.2.2.3. 独立的GPIO PERST
R-Tile Avalon® Streaming Intel FPGA IP for PCIe允许更灵活地处理每个有效PCIe核的独立复位操作。有效PCIe核取决于为IP选择的Configuration Mode。关于Configuration Mode的更多信息,请参阅Configuration Modes Supported by the R-Tile Avalon® Streaming Intel FPGA IP for PCI Express。
在IP Parameter Editor中使能Enable Independent GPIO Perst后,有额外pX_cold_perst_n_i,pX_warm_perst_n_i和pX_ip_rst_n_o端口可用。
请参考如下指导内容处理独立复位操作:
- pin_perst_n or pX_cold_perst_n_i输入端口可以触发冷复位。这样将清除粘滞位(sticky bits)并复位物理层。
- pX_warm_perst_n_i输入端口可以触发热复位。这样将不会清除粘滞位但将会复位物理层。
使用的输入端口 粘滞位清除 无粘滞位清除 PHY Lane复位 pin_perst_n 是 是 是 pX_cold_perst_n_i 是 是 是 pX_warm_perst_n_i 否 是 是 - pin_perst_n对于pX_cold_perst_n_i或pX_warm_perst_n_i 端口有最高优先权。
-
当pin_perst_n被置位后(即,低电平)所有有效PCIe核将复位。
-
解除置位pin_perst_n后(即,高电平),可使用pX_cold_perst_n_i输入端口独立触发每个PCIe核上的冷复位操作。
-
解除置位pin_perst_n时(即,高电平),可使用pX_warm_perst_n_i输入端口独立触发每个PCIe核上的热复位。图 8. pX_cold_perst_n_i/pX_warm_perst_n_i vs. pin_perst_n行为图 9. pX_cold_perst_n_i/pX_warm_perst_n_i行为
- 不支持输入复位输入端口pin_perst_n,pX_cold_perst_n_i和pX_warm_perst_n_i并发置位。
- 使用pX_cold_perst_n_i对其中一个有效内核执行冷复位,必须只能在对应的pX_reset_status_n端口解除置位(即,高电平)后发生。例如,在Configuration Mode 2 (x8x8)中,为了触发p0_cold_perst_n_i上的独立冷复位,p0_reset_status_n必须解除置位(即,高电平)。
- 使用pX_warm_perst_n_i对其中一个有效内核执行热复位,必须只能在对应的pX_reset_status_n端口解除置位(即,高电平)后发生。例如,在Configuration Mode 2 (x8x8)中,为了触发p0_warm_perst_n_i上的独立热复位,p0_reset_status_n必须解除置位(即,高电平)。
- 同样的对于pin_perst_n,一旦pX_cold_perst_n_i 被置位(即,低电平),需要将该置位最少保持100ms。
- 同样的对于pin_perst_n,一旦pX_warm_perst_n_i被置位(即,低电平),需要将该置位最少保持100ms。
图 10. 后续独立PERST操作之间的间隔
- 应该避免在功能级复位期间,或着功能级复位完成之前置位pX_cold_perst_n_i或pX_warm_perst_n_i,因为这样可能影响链路训练过程。如果发生了该情况,请置位pin_perst_n来正确完成链路训练过程。
- 当pX_cold_perst_n_i或pX_warm_perst_n_i端口路由到General Purpose I/Os (GPIOs),Application逻辑必须实现debounce logic(去抖逻辑)来防止switch bouncing(开关抖动)并触发不经意的置位。去抖逻辑由一个计数器组成,在信号稳定之前将其传播到目标端口。如果这些端口未路由到GPIO,并且仅被内部架构逻辑使用,就无需去抖逻辑。
图 11. 去抖逻辑之前和之后的pX_cold_perst_n_i/pX_warm_perst_n_i信号