用于 PCI Express* 的 Intel® FPGA R-tile Avalon® Streaming IP用户指南

ID 683501
日期 3/28/2022
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2.3. PCIe硬核IP模式

该模式下,可以配置PCIe Hard IP中的4个核(1个x16核,1个x8核和2个x4核) 来支持如下拓扑:

表 9.  R-tile Avalon Streaming IP for PCI Express支持的配置模式
配置模式 Native IP模式 Endpoint (EP) / Root Port (RP) / TLP Bypass (BP) 有效核
Configuration Mode 0 Gen3 x16或Gen4 x16或Gen5 x16 EP/RP/BP x16
Configuration Mode 1 Gen3 x8/Gen3 x8或Gen4 x8/Gen4 x8或Gen5 x8/Gen5 x8 EP/RP/BP x16, x8
Configuration Mode 2 Gen3 x4/Gen3 x4/Gen3 x4/Gen3 x4或Gen4 x4/Gen4 x4/Gen4 x4/Gen4 x4或Gen5 x4/Gen5 x4/Gen5 x4/Gen5 x4 EP/RP/BP x16, x8, x4_0, x4_1
Configuration Mode 3 PIPE Direct (最多使用16个通道) N/A

Configuration Mode 0中,仅有x16核有效,并且该核在x16模式下运行(在Gen3,Gen4或Gen5中)。

Configuration Mode 1中,x16核和x8核有效,并且作为两个Gen3 x8核,两个Gen4 x8核或者两个Gen5 x8核运行。
注: Configuration Mode 1中,当您仅使用其中一个x8分叉(bifurcated)端口时,必须确保另一个分叉端口的lane没有物理连接。如果您将两个x8分叉端口都连接到x16 Root Port/Switch器件,则不确定将会训练哪一个x8端口。
Configuration Mode 2中,全部4个核(x16、x8、x4_0、x4_1)都有效,并且作为四个Gen3 x4核,四个Gen4 x4核或者四个Gen5 x4核运行。
注: Configuration Mode 2中,对于 Intel® Quartus® Prime 22.1发布,已将OPN中没有后缀R2或R3的器件的x4_0核禁用。这些器件在Configuration Mode 2下,最多3个有效x4核(这些有效核是x16、x8和x4_1核,全部配置为x4核)。然而,OPN编号中带有R2或R3后缀的器件,可在Configuration Mode 2时支持有效的x16、x8、x4_1和x4_0核。有关OPN解码的更多详细信息,请参阅 Intel® Agilex™ FPGA和SoC器件概述

每个核都有自己的 Avalon® -ST接口来使用用户逻辑。对FPGA架构显现的IP-to-User Logic接口的数量因配置模式而异。