用于 PCI Express* 的 Intel® FPGA R-tile Avalon® Streaming IP用户指南

ID 683501
日期 3/28/2022
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4.4.8.3. D3Cold Entry

如下序列描述了D3Cold entry的处理过程。必须在Avalon Streaming TX和RX接口上的所有传输完成后,R-Tile PCIe IP核才能开始L1请求(Enter_L1 DLLP)。此外,RX缓冲区必须是空的,并且必须解除置位app_xfer_pending_i信号。

  1. 主机端的软件写入Power Management Control寄存器以请求进入D3Hot状态。
  2. 端点从D0退出后,就停止发送请求。应用逻辑可使用pm_dstate_o信号监控当前的D状态。
  3. 链路迁移到L1。应用逻辑可以使用pm_curnt_state_o信号监控当前的L状态。
  4. 主机端的软件将PME_Turn_Off Message发送到端点以发起端点下电。消息TLP的送到可导致链路迁移到L0,并且该消息还将被传递到Avalon Streaming RX接口。
  5. R-Tile IP核自动发送PME_TO_Ack Message以确认Turn Off请求。
  6. 准备好在D3Cold状态移除电源时,Endpoint中的应用逻辑置位p#_app_ready_entr_l23_i。然后,R-Tile IP核发送PM_Enter_L23 DLLP并启动Link迁移到L2/L3 Ready。
  7. 该状态下,可以移除电源以将链路迁移到L3。或者,如果Host系统支持,可将链路迁移到L2并同时保持refclk和Vaux。