用于 PCI Express* 的 Intel® FPGA R-tile Avalon® Streaming IP用户指南

ID 683501
日期 3/28/2022
Public

本文档可提供新的版本。客户应 单击此处 前往查看最新版本。

文档目录

4.4.11. Function-Level Reset (FLR,功能层复位)接口(仅Endpoint)

FLR允许将特定物理/虚拟功能复位,而不会影响其他物理/虚拟功能或者它们共享的链路。该接口仅存在于EP模式下(针对x16/x8配置)。

注: 仅Ports 0和1支持FLR。
表 72.  功能级复位接口(Function-Level Reset (FLR) Interface)信号
信号名称 方向 描述 EP/RP/BP 时钟域
pX_flr_rcvd_pf_o[7:0]其中

X = 0, 1, 2, 3 (IP核个数)

Output 基于脉冲的信号。置位后,该信号保持高电平直到Application Layer将相关功能的pX_flr_completed_pf_num_i[2:0]设置到高电平。Application Layer必须执行必要操作以清零任何与被复位的功能相关的待处理事务。Application Layer还必须置位pX_flr_completed_pf_num_i[2:0]以指示其已经完成FLR操作并准备好重新使能PF。 EP slow_clk
pX_flr_rcvd_vf_o其中

X = 0, 1, 2, 3 (IP核个数)

Output

该信号上的一个周期脉冲指示已经接收到从针对VF的主机而来的FLR。

EP slow_clk
pX_flr_rcvd_pf_num_o[2:0]其中

X = 0, 1, 2, 3 (IP核个数)

Output 正在进行VF的父PF编号。 EP slow_clk
pX_flr_rcvd_vf_num_o[10:0]其中

X = 0, 1, 2, 3 (IP核个数)

Output 正在进行FPL的VF编号偏移。 EP slow_clk
pX_flr_completed_pf_i[7:0]其中

X = 0, 1, 2, 3 (IP核个数)

Input

每PF一个位。任何位上的一个周期脉冲指示应用程序已经完成相应PF的FLR序列,并且已准备好被使能。

EP slow_clk
pX_flr_completed_vf_i其中

X = 0, 1, 2, 3 (IP核个数)

Input 从应用程序来的一个周期脉冲使能VF。 EP slow_clk
pX_flr_completed_pf_num_i[2:0]其中

X = 0, 1, 2, 3 (IP核个数)

Input 要重新使能的VF的父PF个数。 EP slow_clk
pX_flr_completed_vf_num_i[10:0]其中

X = 0, 1, 2, 3 (IP核个数)

Input 要重新使能的VF的VF编号偏移。 EP slow_clk
pX_flr_completed_ready_o其中

X = 0, 1, 2, 3 (IP核个数)

Output

值0指示之前的消息待处理。如果pX_flr_completed_ready_o = 0,则应保留新完成的FLR。

EP slow_clk