仅对英特尔可见 — GUID: uyd1613172211462
Ixiasoft
1. 有关R-tile Avalon® 流 Intel® FPGA IP用于PCI Express
2. IP架构和功能描述
3. 高级功能特性
4. 接口
5. 参数
6. 用于 PCI Express* 的 Intel® FPGA R-tile Avalon® Streaming IP用户指南存档
7. 用于PCI Express的Intel FPGA R-tile Avalon® Streaming IP用户指南文档修订历史
A. 配置空间寄存器
B. 根端口枚举
C. Endpoint模式下Address Translation Services(ATS)的实现
D. TLP Bypass模式下转发到用户应用的数据包
3.2.2.5.1. VirtIO Common Configuration Capability寄存器(地址: 0x012)
3.2.2.5.2. VirtIO Common Configuration Capability寄存器(地址: 0x013)
3.2.2.5.3. VirtIO Common Configuration BAR Offset寄存器(地址: 0x014)
3.2.2.5.4. VirtIO Common Configuration Structure长度寄存器(地址:0x015)
3.2.2.5.5. VirtIO Notifications Capability寄存器(地址:0x016)
3.2.2.5.6. VirtIO Notifications BAR Indicator寄存器(地址:0x017)
3.2.2.5.7. VirtIO Notifications BAR Offset寄存器(地址:0x018)
3.2.2.5.8. VirtIO Notifications Structure长度寄存器(地址:0x019)
3.2.2.5.9. VirtIO Notifications Notify Off Multiplier寄存器(地址:0x01A)
3.2.2.5.10. VirtIO ISR Status Capability寄存器(地址:0x02F)
3.2.2.5.11. VirtIO ISR Status BAR Indicator寄存器(地址:0x030)
3.2.2.5.12. VirtIO ISR Status BAR Offset寄存器(地址:0x031)
3.2.2.5.13. VirtIO ISR Status Structure长度寄存器(地址:0x032)
3.2.2.5.14. VirtIO Device Specific Capability寄存器(地址:0x033)
3.2.2.5.15. VirtIO Device Specific BAR Indicator寄存器(地址:0x034)
3.2.2.5.16. VirtIO Device Specific BAR Offset寄存器(地址:0x035)
3.2.2.5.17. VirtIO Device Specific Structure长度寄存器(地址:0x036)
3.2.2.5.18. VirtIO PCI Configuration Access Capability寄存器(Address: 0x037)
3.2.2.5.19. VirtIO PCI Configuration Access BAR Indicator寄存器(地址:0x038)
3.2.2.5.20. VirtIO PCI Configuration Access BAR Offset寄存器(地址:0x039)
3.2.2.5.21. VirtIO PCI Configuration Access Structure长度寄存器(地址:0x03A)
3.2.2.5.22. VirtIO PCI Configuration Access Data寄存器(地址:0x03B)
4.4.1. Avalon® 流接口
4.4.2. 精确时间测量(PTM)接口(仅端点)
4.4.3. 中断接口
4.4.4. Hard IP重配置接口
4.4.5. Error接口
4.4.6. Completion Timeout接口
4.4.7. Configuration Intercept接口
4.4.8. 电源管理接口
4.4.9. Hard IP状态接口
4.4.10. Page Request Services (PRS)接口(仅Endpoint)
4.4.11. Function-Level Reset (FLR,功能层复位)接口(仅Endpoint)
4.4.12. SR-IOV VF Error Flag接口(仅Endpoint)
4.4.13. 通用VSEC接口
5.2.3.1. 器件Capabilities
5.2.3.2. VirtIO参数
5.2.3.3. 链路Capabilities
5.2.3.4. Legacy中断管脚寄存器
5.2.3.5. MSI Capabilities
5.2.3.6. MSI-X Capabilities
5.2.3.7. 插槽Capabilities
5.2.3.8. Latency Tolerance Reporting (LTR)
5.2.3.9. Process Address Space ID (PASID)
5.2.3.10. 器件序列号Capability
5.2.3.11. Page Request Service (PRS)
5.2.3.12. Access Control Service (ACS)
5.2.3.13. 电源管理
5.2.3.14. Vendor Specific Extended Capability (VSEC,供应商指定扩展性能)寄存器
5.2.3.15. TLP Processing Hints (TPH)
5.2.3.16. Address Translation Services (ATS) Capabilities
5.2.3.17. Precision Time Management (PTM)
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4.4.11. Function-Level Reset (FLR,功能层复位)接口(仅Endpoint)
FLR允许将特定物理/虚拟功能复位,而不会影响其他物理/虚拟功能或者它们共享的链路。该接口仅存在于EP模式下(针对x16/x8配置)。
注: 仅Ports 0和1支持FLR。
信号名称 | 方向 | 描述 | EP/RP/BP | 时钟域 |
---|---|---|---|---|
pX_flr_rcvd_pf_o[7:0]其中 X = 0, 1, 2, 3 (IP核个数) |
Output | 基于脉冲的信号。置位后,该信号保持高电平直到Application Layer将相关功能的pX_flr_completed_pf_num_i[2:0]设置到高电平。Application Layer必须执行必要操作以清零任何与被复位的功能相关的待处理事务。Application Layer还必须置位pX_flr_completed_pf_num_i[2:0]以指示其已经完成FLR操作并准备好重新使能PF。 | EP | slow_clk |
pX_flr_rcvd_vf_o其中 X = 0, 1, 2, 3 (IP核个数) |
Output | 该信号上的一个周期脉冲指示已经接收到从针对VF的主机而来的FLR。 |
EP | slow_clk |
pX_flr_rcvd_pf_num_o[2:0]其中 X = 0, 1, 2, 3 (IP核个数) |
Output | 正在进行VF的父PF编号。 | EP | slow_clk |
pX_flr_rcvd_vf_num_o[10:0]其中 X = 0, 1, 2, 3 (IP核个数) |
Output | 正在进行FPL的VF编号偏移。 | EP | slow_clk |
pX_flr_completed_pf_i[7:0]其中 X = 0, 1, 2, 3 (IP核个数) |
Input | 每PF一个位。任何位上的一个周期脉冲指示应用程序已经完成相应PF的FLR序列,并且已准备好被使能。 |
EP | slow_clk |
pX_flr_completed_vf_i其中 X = 0, 1, 2, 3 (IP核个数) |
Input | 从应用程序来的一个周期脉冲使能VF。 | EP | slow_clk |
pX_flr_completed_pf_num_i[2:0]其中 X = 0, 1, 2, 3 (IP核个数) |
Input | 要重新使能的VF的父PF个数。 | EP | slow_clk |
pX_flr_completed_vf_num_i[10:0]其中 X = 0, 1, 2, 3 (IP核个数) |
Input | 要重新使能的VF的VF编号偏移。 | EP | slow_clk |
pX_flr_completed_ready_o其中 X = 0, 1, 2, 3 (IP核个数) |
Output | 值0指示之前的消息待处理。如果pX_flr_completed_ready_o = 0,则应保留新完成的FLR。 |
EP | slow_clk |