用于 PCI Express* 的 Intel® FPGA R-tile Avalon® Streaming IP用户指南

ID 683501
日期 3/28/2022
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文档目录

1.2. 功能特性

用于 PCI Express* 的R-tile Avalon® 流IP支持以下功能特性:

  • 有一个包含Transaction(事务),Data Link(数据链路)以及Physical Layer(物理层)实现作为Hard IP的完整协议堆栈。
  • 支持Root Port (RP),Endpoint (EP)和TLP Bypass (BP) 模式。
    表 1.  R-tile原生支持的配置Endpoint = EP; Root Port = RP; TLP Bypass = BP
    配置 应用程序接口数据宽度(位) EP/RP/BP
    Gen5/Gen4/Gen3 x16 1024 EP/RP/BP
    Gen4/Gen3 x16 512 1 EP/RP/BP
    Gen5/Gen4/Gen3 x8x8 512 EP/RP/BP
    Gen4/Gen3 x8x8 256 1 EP/RP/BP
    Gen5/Gen4/Gen3 x4x4x4x4 256 EP/RP/BP
    Gen4/Gen3 x4x4x4x4 128 1 EP/RP/BP
    PIPE Direct 每Lane 64位 N/A
    注: 通过链路下行训练支持的Gen1/Gen2配置。
  • 表 2.  R-tile支持的拓扑结构
    Topology\ Lane# 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
    x16 Port 0 (EP/RP/BP)
    x8x8 Port 0 (EP/RP/BP) Port 1 (EP/RP/BP)
    x4x4x4x4 Port 2 (EP/RP/BP) Port 0 (EP/RP/BP) Port 1 (EP/RP/BP) Port 3 (EP/RP/BP)
    PIPE Direct PIPE Direct
    注: 在OPN编码中带有后缀R2或R3的器件中,仅Port 2可用。有关OPN解码的更多信息,请参阅 Intel® Agilex™ FPGA和SoC器件概述
  • 支持以下PIPE Direct绑定模式,并在 Intel® Quartus® Prime中通过Parameter Editor的PIPE Direct Mode菜单进行选择:
    • 1x16
    • 2x8
    • 4x4
    • 8x2
    • 16x1
    • 2x4 : 1x8
    • 4x2 : 1x8
    • 8x1 : 1x8
    • 1x8 : 2x4
    • 4x2 : 2x4
    • 8x1 : 2x4
    • 1x8 : 4x2
    • 2x4 : 4x2
    • 8x1 : 4x2
    • 1x8 : 8x1
    • 2x4 : 8x1
    • 4x2 : 8x1
    注: 1x16表示所有16个PIPE Direct通道在捆绑模式下运行。16x1表示所有16个通道作为独立通道运行。2x8表示通道捆绑成两个8通道。2x4 : 1x8表示Lower 8个lanes中的通道被捆绑成两个4通道,而Upper 8个lanes中的通道被捆绑成一个8通道。
  • 静态端口分叉(bifurcation)(x8x8, x4x4x4)。
  • 支持Precision Time Management (PTM) (仅端点)。
    注: 仅Ports 0和1支持PTM。
  • 支持TLP Bypass模式的Upstream或Downstream配置
    • 支持一个x16、两个x8或者4个x4接口。
  • 支持高达512字节的最大有效负载(MPS)。
  • 支持高达4096字节(4 KB)的最大读请求(MRRS)。
  • Single Virtual Channel (VC)。
  • Latency Tolerance Reporting (LTR)。
  • Page Request Services (PRS)。
    注: 仅Ports 0和1支持PRS。
  • Completion Timeout Range。
  • Atomic Operations (FetchAdd/Swap/CAS)。
  • Extended Tag Support(扩展标记支持)。
    • 10-bit Tag Support (对于所有组合功能,在任何给定时间,最多768个未完成的标记(x16) / 512个未完成标记(x8/x4))。
  • Separate Refclk with Independent Spread Spectrum Clocking (SRIS)。
  • Separate Refclk with no Spread Spectrum Clocking (SRNS)。
  • 常见Refclk架构。
  • PCI Express* Advanced Error Reporting (仅PF)。
    注: R-tile Avalon® streaming IP for PCIe中Advanced Error Reporting始终开启。
  • ECRC生成和查看(IP未处于TLP Bypass模式时)。
    • IP处于TLP Bypass模式时,Application逻辑需要处理ECRC生成并检查。
  • 数据总线奇偶校验保护。
  • 支持D0和D3 Hot PCIe电源状态。
  • 支持L1 Active State Power Management (ASPM)。
  • Receiver(接收端)的Lane Margining。
  • 检测是否存在Retimer
Multifunction(多功能)和Virtualization(虚拟化)功能:
  • SR-IOV支持(仅Port 0和Port 1)。
    注: Ports 0和1可以支持8个PF和2K个VF。Ports 2和3不支持SR-IOV,并且仅支持1个PF。
  • Access Control Service (ACS)功能。
    注: 对于ACS,仅支持ports 0和1。
  • Alternative Routing-ID Interpretation (ARI)。
  • Function Level Reset (FLR)。
    注: 仅Ports 0和1支持FLR。
  • TLP Processing Hint (TPH)。
    注: TPH仅支持"No Steering Tag (ST)"模式。
  • Address Translation Services (ATS)。
  • Process Address Space ID (PasID)。
    注: Scalable IO and Shared Virtual Memory (SVM)可能在未来发布的 Intel® Quartus® Prime版本中可用。
  • Configuration Intercept Interface (CII)。
  • Soft VirtIO支持。
    注: Ports 2和3的VirtIO支持,仅OPN编号中带有后缀R2或R3的器件中可用。有关OPN解码的更多详细信息,请参阅 Intel® Agilex™ FPGA和SoC器件概述
PLL特性:
  • 用户数据包接口,具有单独的头(header)、数据和前缀。
  • 具有分离总线(split-bus)架构的用户数据包接口,其中每个header,数据和前缀总线由4个段(segment)组成(仅x16模式)。从而提高了该接口的带宽效率,因为该接口可在任何给定周期内最多处理4个TLP。
  • 最多768个未完成的Non-Posted请求(仅x16核)。
  • 最多512个未完成Non-Posted请求(x8和x4核)。
  • 使能8-bit标记或10-bit标记时,支持未完成Non-Posted请求的摘要:
    表 3.  支持的未完成Non-Posted请求
    端口 有效核 8-bit标记 10-bit标记
    0 x16 256 768 (*)
    1 x8 256 512
    2和3 x4 256 512
    注: (*):使用标记256至1023。
  • 完成超时接口。
    • PCIe Hard IP可以选择性跟踪外发non-posted数据包,以向应用程序报告完成超时信息。
  • 不可更改 Intel® Quartus® Prime项目中对R-tile Avalon® streaming IP for PCI Express* 的管脚分配。但是该IP默认支持PCB上的lane翻转和极性翻转。
  • 支持Autonomous Hard IP模式。
    • 该模式允许PCIe Hard IP在FPGA配置并进入User模式完成之前就与Host通信。
      注: 除非使用Readiness Notifications机制,否则Root Complex和/或系统软件必须允许器件的Conventional Reset后至少有1秒钟,这样才能确定未能针对有效Configuration Request回送Successful Completion状态的器件是损坏的器件。此周期与Link训练完成的速度快慢无关。
  • 支持CvP Init和CvP更新。
    注: 对于Gen3、Gen4和Gen5 x16变体,Port 0 (对应lanes 0 - 15)支持CvP功能。对于Gen3、Gen4和 Gen5 x8变体,仅Port 0 (对应lanes 0 - 7)支持CvP功能。Port 1 (对应lanes 8 - 15)不支持CvP。
  • Intel® Quartus® Prime 22.1发布中仅支持VCS*, VCS* MX和Siemens EDA QuestaSim*仿真器。
  • R-tile PHY层不支持发送Beacon信号。
注: 本用户指南中,术语Avalon-ST可能被用作 Avalon® 流接口或IP的缩略词。
1 这些设置仅适用于OPN编号中带有后缀R2或R3的器件。有关OPN解码的更多信息,请参阅 Intel® Agilex™ FPGA和SoC器件概述