用于 PCI Express* 的 Intel® FPGA R-tile Avalon® Streaming IP用户指南

下载 PDF
ID 683501
日期 3/28/2022
Public

本文档可提供新的版本。客户应 单击此处 前往查看最新版本。

文档目录
文档目录 x
1. 有关R-tile Avalon® 流 Intel® FPGA IP用于PCI Express 2. IP架构和功能描述 3. 高级功能特性 4. 接口 5. 参数 6. 用于 PCI Express* 的 Intel® FPGA R-tile Avalon® Streaming IP用户指南存档 7. 用于PCI Express的Intel FPGA R-tile Avalon® Streaming IP用户指南文档修订历史 A. 配置空间寄存器 B. 根端口枚举 C. Endpoint模式下Address Translation Services（ATS）的实现 D. TLP Bypass模式下转发到用户应用的数据包
1. 有关R-tile Avalon® 流 Intel® FPGA IP用于PCI Express x
1.1. 概述 1.2. 功能特性 1.3. 发布信息 1.4. 器件系列支持 1.5. 性能和资源利用率 1.6. IP核支持级别
1.1. 概述 x
1.1.1. 标准与和合规
2. IP架构和功能描述 x
2.1. 概述 2.2. Bias Temperature Instability (BTI)保护模式 2.3. PCIe硬核IP模式 2.4. PIPE Direct模式
2.3. PCIe硬核IP模式 x
2.3.1. 时钟 2.3.2. 复位 2.3.3. PCI Express协议堆栈
2.3.3. PCI Express协议堆栈 x
2.3.3.1. PMA/PCS 2.3.3.2. 数据链路层概述 2.3.3.3. 事务层概述
2.4. PIPE Direct模式 x
2.4.1. 时钟 2.4.2. 复位 2.4.3. PIPE层
3. 高级功能特性 x
3.1. PCIe端口分叉和PHY通道映射 3.2. 虚拟化支持 3.3. TLP Bypass模式
3.2. 虚拟化支持 x
3.2.1. SR-IOV支持 3.2.2. VirtIO支持
3.2.1. SR-IOV支持 x
3.2.1.1. SR-IOV支持的功能列表 3.2.1.2. 实现 3.2.1.3. VF到PF映射 3.2.1.4. 功能级复位（FLR）
3.2.1.2. 实现 x
3.2.1.2.1. VF Error Flag Interface（仅适用于x16/x8 Core）
3.2.2. VirtIO支持 x
3.2.2.1. VirtIO支持的功能清单 3.2.2.2. 概述 3.2.2.3. 参数 3.2.2.4. VirtIO PCI配置访问接口 3.2.2.5. 寄存器
3.2.2.5. 寄存器 x
3.2.2.5.1. VirtIO Common Configuration Capability寄存器（地址: 0x012） 3.2.2.5.2. VirtIO Common Configuration Capability寄存器（地址: 0x013） 3.2.2.5.3. VirtIO Common Configuration BAR Offset寄存器（地址: 0x014） 3.2.2.5.4. VirtIO Common Configuration Structure长度寄存器（地址：0x015） 3.2.2.5.5. VirtIO Notifications Capability寄存器（地址：0x016） 3.2.2.5.6. VirtIO Notifications BAR Indicator寄存器（地址：0x017） 3.2.2.5.7. VirtIO Notifications BAR Offset寄存器（地址：0x018） 3.2.2.5.8. VirtIO Notifications Structure长度寄存器（地址：0x019） 3.2.2.5.9. VirtIO Notifications Notify Off Multiplier寄存器（地址：0x01A） 3.2.2.5.10. VirtIO ISR Status Capability寄存器（地址：0x02F） 3.2.2.5.11. VirtIO ISR Status BAR Indicator寄存器（地址：0x030） 3.2.2.5.12. VirtIO ISR Status BAR Offset寄存器（地址：0x031） 3.2.2.5.13. VirtIO ISR Status Structure长度寄存器（地址：0x032） 3.2.2.5.14. VirtIO Device Specific Capability寄存器（地址：0x033） 3.2.2.5.15. VirtIO Device Specific BAR Indicator寄存器（地址：0x034） 3.2.2.5.16. VirtIO Device Specific BAR Offset寄存器（地址：0x035） 3.2.2.5.17. VirtIO Device Specific Structure长度寄存器（地址：0x036） 3.2.2.5.18. VirtIO PCI Configuration Access Capability寄存器（Address: 0x037） 3.2.2.5.19. VirtIO PCI Configuration Access BAR Indicator寄存器（地址：0x038） 3.2.2.5.20. VirtIO PCI Configuration Access BAR Offset寄存器（地址：0x039） 3.2.2.5.21. VirtIO PCI Configuration Access Structure长度寄存器（地址：0x03A） 3.2.2.5.22. VirtIO PCI Configuration Access Data寄存器（地址：0x03B）
3.3. TLP Bypass模式 x
3.3.1. 概述 3.3.2. TLP Bypass模式的寄存器设置 3.3.3. 硬IP重配置接口 3.3.4. Avalon® Streaming接口
3.3.2. TLP Bypass模式的寄存器设置 x
3.3.2.1. TLPBYPASS_ERR_EN（地址 0x1314） 3.3.2.2. TLPBYPASS_ERR_STATUS（地址 0x1310）
3.3.4. Avalon® Streaming接口 x
3.3.4.1. 配置TLP 3.3.4.2. 发送接口 3.3.4.3. 接收接口 3.3.4.4. 异常的TLP 3.3.4.5. ECRC
4. 接口 x
4.1. 概述 4.2. 时钟和复位 4.3. 串行数据接口 4.4. PCI Express模式 4.5. PIPE Direct模式
4.2. 时钟和复位 x
4.2.1. 时钟 4.2.2. 复位
4.4. PCI Express模式 x
4.4.1. Avalon® 流接口 4.4.2. 精确时间测量（PTM）接口（仅端点） 4.4.3. 中断接口 4.4.4. Hard IP重配置接口 4.4.5. Error接口 4.4.6. Completion Timeout接口 4.4.7. Configuration Intercept接口 4.4.8. 电源管理接口 4.4.9. Hard IP状态接口 4.4.10. Page Request Services (PRS)接口（仅Endpoint） 4.4.11. Function-Level Reset (FLR，功能层复位)接口（仅Endpoint） 4.4.12. SR-IOV VF Error Flag接口（仅Endpoint） 4.4.13. 通用VSEC接口
4.4.1. Avalon® 流接口 x
4.4.1.1. Avalon® 流RX和TX接口的TLP头和数据对齐 4.4.1.2. Credit控制 4.4.1.3. Avalon® Streaming RX接口 4.4.1.4. Avalon® Streaming TX接口 4.4.1.5. 标记分配
4.4.1.2. Credit控制 x
4.4.1.2.1. Credit接口 - 数据和头 4.4.1.2.2. Credit初始化 4.4.1.2.3. Credit更新/释放 4.4.1.2.4. RX流程控制接口 4.4.1.2.5. TX流量控制接口
4.4.1.4. Avalon® Streaming TX接口 x
4.4.1.4.1. Avalon® Streaming TX Interface tx_st_ready_o行为
4.4.1.5. 标记分配 x
4.4.1.5.1. Completion Buffer Size
4.4.3. 中断接口 x
4.4.3.1. Legacy中断 4.4.3.2. MSI 4.4.3.3. MSI-X
4.4.3.3. MSI-X x
4.4.3.3.1. 实现MSI-X中断
4.4.8. 电源管理接口 x
4.4.8.1. D3Hot Entry（进入） 4.4.8.2. D3Hot Exit（退出） 4.4.8.3. D3Cold Entry 4.4.8.4. D3Cold Exit
4.4.8.2. D3Hot Exit（退出） x
4.4.8.2.1. Host发起的D3Hot Exit 4.4.8.2.2. EP发起的D3Hot Exit
4.5. PIPE Direct模式 x
4.5.1. 数据信号 4.5.2. 消息通道 4.5.3. 偏移校正通道 4.5.4. PIPE Direct复位序列 4.5.5. PIPE Direct速率变化 4.5.6. PIPE Lane复位交错（Staggering） 4.5.7. PIPE Direct模式中未使用的Lane
4.5.1. 数据信号 x
4.5.1.1. 发送信号 4.5.1.2. 接收信号
4.5.3. 偏移校正通道 x
4.5.3.1. MAC to PHY (M2P)信号 4.5.3.2. PHY to MAC (P2M)信号
5. 参数 x
5.1. 顶层设置 5.2. 内核参数
5.2. 内核参数 x
5.2.1. Avalon参数 5.2.2. 基地址寄存器 5.2.3. PCI Express和PCI Capabilities参数
5.2.3. PCI Express和PCI Capabilities参数 x
5.2.3.1. 器件Capabilities 5.2.3.2. VirtIO参数 5.2.3.3. 链路Capabilities 5.2.3.4. Legacy中断管脚寄存器 5.2.3.5. MSI Capabilities 5.2.3.6. MSI-X Capabilities 5.2.3.7. 插槽Capabilities 5.2.3.8. Latency Tolerance Reporting (LTR) 5.2.3.9. Process Address Space ID (PASID) 5.2.3.10. 器件序列号Capability 5.2.3.11. Page Request Service (PRS) 5.2.3.12. Access Control Service (ACS) 5.2.3.13. 电源管理 5.2.3.14. Vendor Specific Extended Capability (VSEC，供应商指定扩展性能)寄存器 5.2.3.15. TLP Processing Hints (TPH) 5.2.3.16. Address Translation Services (ATS) Capabilities 5.2.3.17. Precision Time Management (PTM)
C. Endpoint模式下Address Translation Services（ATS）的实现 x
C.1. 发送Translated/Untranslated请求 C.2. 从Endpoint (EP)向Root Complex (RC)发送Page Request Message C.3. 验证Requests/Completions无效
D. TLP Bypass模式下转发到用户应用的数据包 x
D.1. EP TLP Bypass模式（上游） D.2. RC TLP Bypass模式（下游）
1. 有关R-tile Avalon® 流 Intel® FPGA IP用于PCI Express
2. IP架构和功能描述
3. 高级功能特性
4. 接口
5. 参数
6. 用于 PCI Express* 的 Intel® FPGA R-tile Avalon® Streaming IP用户指南存档
7. 用于PCI Express的Intel FPGA R-tile Avalon® Streaming IP用户指南文档修订历史
A. 配置空间寄存器
B. 根端口枚举
C. Endpoint模式下Address Translation Services（ATS）的实现
D. TLP Bypass模式下转发到用户应用的数据包

4.4.1.1. Avalon® 流RX和TX接口的TLP头和数据对齐

在 Avalon® 流TX和RX接口中传输和接收TLP前缀，头和数据。有4个 Avalon® 流TX/RX接口对应4个PCIe内核。这些接口上的信号名称，以前缀 "p0"代表x16核，"p1"代表x8核，"p2"代表x4_0核，以及"p3"代表x4_1核。

这些接口中，每个接口最多可以包含4个段。这些段的信号名称用*_st0_*、*_st1_*、*_st2_*和*_st3_*标注。

Start of Packet (SOP)符号划分一个包的开始。带数据或者不带数据的命令由End of Packet (EOP)符号中止。st0、st1、st2或st3段上发生的EOP意味着data valid = 1的最后一个数据位于相应的数据总线上。

无数据的命令由header valid indicator认证。带有数据的命令由data valid indicator认证。还有prefix valid indicator认证TLP Prefix。

如果需要全局有效信号向后兼容P-tile，则带有数据有效的header valid ORed将提供global valid indicator。

从而确定使能流水线化的Header/Prefix和Data传输，以满足带宽目标。例如，在传输1个TLP的Data时，也可以传出下一个TLP的Header和Prefix。

图 21. 通用TLP格式

Avalon® 流Header和TLP Prefix总线数据包格式遵循PCIe规范针对Memory，Configuration和Message定义的TLP包格式。请参阅以下禁用PCIe Header Format复选框时的TLP Prefix，Header和Data以及启用PCIe Header Format复选框时的TLP Prefix，Header和Data了解更多详细信息。

在R-tile Parameter Editor中，有一个标记为PCIe Header format的复选框（在PCIe Avalon® Settings选项卡中），可允许您指定Header遵循Big Endian格式还是Little Endian格式。如果禁用该复选框，则Header遵循Little Endian格式，如禁用PCIe Header Format复选框时的TLP Prefix，Header和Data中所示（请注意，该图中显示的是 Avalon® 流接口其中某个段的Prefix，Header和Data，而非整个接口）：

图 22. 禁用PCIe Header Format复选框时的TLP Prefix，Header和Data

如果启用了PCIe Header format复选框，那么Header按照Big Endian格式，如启用PCIe Header Format复选框时的TLP Prefix，Header和Data中所示：

图 23. 启用PCIe Header Format复选框时的TLP Prefix，Header和Data
表 50.  IP到FPGA架构接口摘要
配置 链路速率 宽度模式 头（Header） 数据 应用时钟频率（MHz）
1x16 Gen5 Double-Width（双宽度） H3[127:0], H2[127:0], H1[127:0], H0[127:0] D3[255:0], D2[255:0], D1[255:0], D0[255:0] 400/425/450/475/500
Gen4 Double-Width H3[127:0], H2[127:0], H1[127:0], H0[127:0] D3[255:0], D2[255:0], D1[255:0], D0[255:0] 250/275/300
Single-Width (†)（单宽度） H1[127:0], H0[127:0] D1[255:0], D0[255:0] 400/425/450/475/500
Gen3 Double-Width H3[127:0], H2[127:0], H1[127:0], H0[127:0] D3[255:0], D2[255:0], D1[255:0], D0[255:0] 250/275/300
Single-Width (†) H1[127:0], H0[127:0] D1[255:0], D0[255:0] 400/425/450/475/500
2x8 Gen5 Double-Width H1[127:0], H0[127:0] D1[255:0], D0[255:0] 400/425/450/475/500
Gen4 Double-Width H1[127:0], H0[127:0] D1[255:0], D0[255:0] 250/275/300
Single-Width (†) H0[127:0] D0[255:0] 400/425/450/475/500
Gen3 Double-Width H1[127:0], H0[127:0] D1[255:0], D0[255:0] 250/275/300
Single-Width (†) H0[127:0] D0[255:0] 250/275/300
4x4 Gen5 Double-width H1[127:0], H0[127:0] D1[127:0], D0[127:0] 400/425/450/475/500
Gen4 Double-width H1[127:0], H0[127:0] D1[127:0], D0[127:0] 400/425/450/475/500
Single-Width (†) H0[127:0] D0[127:0] 400/425/450/475/500
Gen3 Double-width H1[127:0], H0[127:0] D1[127:0], D0[127:0] 250/275/300
Single-Width (†) H0[127:0] D0[127:0] 250/275/300
注： (†) Single-width（单宽度）模式仅在OPN编码中带有后缀R2或R3的器件中可用。有关OPN解码的更多详细信息，请参阅 Intel® Agilex™ FPGA和SoC器件概述。
注：
  • 对于双宽度模式下的PCIe 1x16配置，如果使用了H0和H1（也包括D0和D1），则仅允许H2 TLP header。
  • 对于1x16模式，SOP只会在TX Avalon流接口的segment 0 (st0)或segment 2 (st2)上发生。
二级标题