仅对英特尔可见 — GUID: hlu1614036610908
Ixiasoft
1. 有关R-tile Avalon® 流 Intel® FPGA IP用于PCI Express
2. IP架构和功能描述
3. 高级功能特性
4. 接口
5. 参数
6. 用于 PCI Express* 的 Intel® FPGA R-tile Avalon® Streaming IP用户指南存档
7. 用于PCI Express的Intel FPGA R-tile Avalon® Streaming IP用户指南文档修订历史
A. 配置空间寄存器
B. 根端口枚举
C. Endpoint模式下Address Translation Services(ATS)的实现
D. TLP Bypass模式下转发到用户应用的数据包
3.2.2.5.1. VirtIO Common Configuration Capability寄存器(地址: 0x012)
3.2.2.5.2. VirtIO Common Configuration Capability寄存器(地址: 0x013)
3.2.2.5.3. VirtIO Common Configuration BAR Offset寄存器(地址: 0x014)
3.2.2.5.4. VirtIO Common Configuration Structure长度寄存器(地址:0x015)
3.2.2.5.5. VirtIO Notifications Capability寄存器(地址:0x016)
3.2.2.5.6. VirtIO Notifications BAR Indicator寄存器(地址:0x017)
3.2.2.5.7. VirtIO Notifications BAR Offset寄存器(地址:0x018)
3.2.2.5.8. VirtIO Notifications Structure长度寄存器(地址:0x019)
3.2.2.5.9. VirtIO Notifications Notify Off Multiplier寄存器(地址:0x01A)
3.2.2.5.10. VirtIO ISR Status Capability寄存器(地址:0x02F)
3.2.2.5.11. VirtIO ISR Status BAR Indicator寄存器(地址:0x030)
3.2.2.5.12. VirtIO ISR Status BAR Offset寄存器(地址:0x031)
3.2.2.5.13. VirtIO ISR Status Structure长度寄存器(地址:0x032)
3.2.2.5.14. VirtIO Device Specific Capability寄存器(地址:0x033)
3.2.2.5.15. VirtIO Device Specific BAR Indicator寄存器(地址:0x034)
3.2.2.5.16. VirtIO Device Specific BAR Offset寄存器(地址:0x035)
3.2.2.5.17. VirtIO Device Specific Structure长度寄存器(地址:0x036)
3.2.2.5.18. VirtIO PCI Configuration Access Capability寄存器(Address: 0x037)
3.2.2.5.19. VirtIO PCI Configuration Access BAR Indicator寄存器(地址:0x038)
3.2.2.5.20. VirtIO PCI Configuration Access BAR Offset寄存器(地址:0x039)
3.2.2.5.21. VirtIO PCI Configuration Access Structure长度寄存器(地址:0x03A)
3.2.2.5.22. VirtIO PCI Configuration Access Data寄存器(地址:0x03B)
4.4.1. Avalon® 流接口
4.4.2. 精确时间测量(PTM)接口(仅端点)
4.4.3. 中断接口
4.4.4. Hard IP重配置接口
4.4.5. Error接口
4.4.6. Completion Timeout接口
4.4.7. Configuration Intercept接口
4.4.8. 电源管理接口
4.4.9. Hard IP状态接口
4.4.10. Page Request Services (PRS)接口(仅Endpoint)
4.4.11. Function-Level Reset (FLR,功能层复位)接口(仅Endpoint)
4.4.12. SR-IOV VF Error Flag接口(仅Endpoint)
4.4.13. 通用VSEC接口
5.2.3.1. 器件Capabilities
5.2.3.2. VirtIO参数
5.2.3.3. 链路Capabilities
5.2.3.4. Legacy中断管脚寄存器
5.2.3.5. MSI Capabilities
5.2.3.6. MSI-X Capabilities
5.2.3.7. 插槽Capabilities
5.2.3.8. Latency Tolerance Reporting (LTR)
5.2.3.9. Process Address Space ID (PASID)
5.2.3.10. 器件序列号Capability
5.2.3.11. Page Request Service (PRS)
5.2.3.12. Access Control Service (ACS)
5.2.3.13. 电源管理
5.2.3.14. Vendor Specific Extended Capability (VSEC,供应商指定扩展性能)寄存器
5.2.3.15. TLP Processing Hints (TPH)
5.2.3.16. Address Translation Services (ATS) Capabilities
5.2.3.17. Precision Time Management (PTM)
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3.2.1.3. VF到PF映射
VF到PF映射始终尽可能从最低的PF个数开始。例如,如果IP有两个2 PF,其中PF0有64个VF,而PF1有16个VF,则VF1到VF64被映射到PF0,而VF65到VF80映射到PF1。
目前,IP核仅支持如下PF/VF组合:
PF个数 | 每PF的VF个数 (PF0/PF1/PF2/PF3/PF4/PF5/PF6/PF7) | VF总数 |
---|---|---|
1 | 8 | 8 |
1 | 16 | 16 |
1 | 32 | 32 |
1 | 64 | 64 |
1 | 128 | 128 |
1 | 256 | 256 |
1 | 512 | 512 |
2 | 16/16 | 32 |
2 | 32/32 | 64 |
2 | 128/128 | 256 |
2 | 256/256 | 512 |
2 | 32/0 | 32 |
2 | 0/32 | 32 |
2 | 64/0 | 64 |
2 | 0/64 | 64 |
2 | 128/0 | 128 |
2 | 0/128 | 128 |
2 | 256/0 | 256 |
2 | 0/256 | 256 |
2 | 512/0 | 512 |
2 | 0/512 | 512 |
2 | 1024/0 | 1024 |
2 | 0/1024 | 1024 |
2 | 2048/0 | 2048 |
2 | 0/2048 | 2048 |
4 | 128/0/0/0 | 128 |
4 | 0/128/0/0 | 128 |
4 | 256/0/0/0 | 256 |
4 | 0/256/0/0 | 256 |
4 | 1024/0/0/0/0 | 1024 |
4 | 0/1024/0/0 | 1024 |
8 | 256/0/0/0/0/0/0/0 | 256 |
8 | 0/256/0/0/0/0/0/0 | 256 |
例如,显示4个PF,256个VF组合的栏和每PF的VF个数 列中的记录256/0/0/0,表示所有256个VF映射到PF0,而没有VF映射到PF1,PF2或者PF3。
注:
SR-IOV排列(permutation)允许任何PF被分配到初始VF分布。