用于 PCI Express* 的 Intel® FPGA R-tile Avalon® Streaming IP用户指南

ID 683501
日期 3/28/2022
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4.4.4. Hard IP重配置接口

该接口是一个包括32位地址总线和8位数据总线的 Avalon® -MM从接口。可使用该接口动态修改配置寄存器的值。请注意,在热复位或冷复位后,将丢失通过该接口对Hard IP配置寄存器做出的更改,因为这些寄存器恢复到默认值。

注: 可将该接口用于Endpoint、Root Port和TLP Bypass模式中。但是,如果选择了Root Port或者TLP Bypass模式,就必须使能该接口。

Root Port模式下,应用逻辑使用该接口访问其PCIe配置空间来执行链路控制功能,例如,Hot Reset,链路禁用或者链路重新训练。

TLP Bypass模式中,Hard IP将接收到的Type0/1 Configuration 请求TLP转发到应用逻辑,而应用逻辑则一定以Successful Completion (SC)、Unsupported Request (UR)、Configuration Request Retry Status (CRS)或Completer Abort (CA)Completion TLP的Completion TLP状态予以响应。如果接收到的Configuration 请求TLP需要更新PCIe配置空间寄存器, 则应用逻辑需要使用Hard IP Reconfiguration接口访问该PCIe配置空间寄存器。

表 63.  Hard IP重配置接口信号
信号名称 方向 描述 EP/RP/BP 时钟
pX_hip_reconfig_readdata_o[7:0]其中X = 0, 1, 2, 3 Output Avalon® -MM读数据输出 EP/RP/BP slow_clk
pX_hip_reconfig_readdatavalid_o其中X = 0, 1, 2, 3 Output Avalon® -MM读数据有效。置位后,该信号指示hip_reconfig_readdata_o[7:0]上的数据有效。 EP/RP/BP slow_clk
pX_hip_reconfig_write_i其中X = 0, 1, 2, 3 Input Avalon® -MM写使能 EP/RP/BP slow_clk
pX_hip_reconfig_read_i其中X = 0, 1, 2, 3 Input Avalon® -MM读使能。
注: 该接口不可以流水线化。用户应用必须等待hip_reconfig_readdata_o[7:0]上当前读取的数据返回后才开始另一个读操作。
EP/RP/BP slow_clk
pX_hip_reconfig_address_i[31:0]其中X = 0, 1, 2, 3 Input

Avalon® -MM重配置地址。

注:
以下是pX_hip_reconfig_address_i[31:0]总线的映射:
  • Virtual Function Number: pX_hip_reconfig_address_i[31:21]
  • Reserved(必须设置为0): pX_hip_reconfig_address_i[20]
  • Physical Function Number: pX_hip_reconfig_address_i[19:17]
  • Virtual Function Active: pX_hip_reconfig_address_i[16].
  • Register Offset (请参阅Appendix A/B/C表格中的Address Offset栏): pX_hip_reconfig_address_i[15:0]
  • 示例1:要访问禁用SR-IOV的PF1的MSI-X Capability Structure,请将pX_hip_reconfig_address_i设置到0x0002_00B0。
  • 示例2:要访问PF0的MSI-X Capability Structure,请将pX_hip_reconfig_address_i设置为0x0021_00B0。
EP/RP/BP slow_clk
pX_hip_reconfig_writedata_i[7:0]其中X = 0, 1, 2, 3 Input Avalon® -MM写数据输入 EP/RP/BP slow_clk
pX_hip_reconfig_waitrequest_o其中X = 0, 1, 2, 3 Output 置位后,该信号指示IP核尚未准备响应请求。 EP/RP/BP slow_clk