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Ixiasoft
1. 有关R-tile Avalon® 流 Intel® FPGA IP用于PCI Express
2. IP架构和功能描述
3. 高级功能特性
4. 接口
5. 参数
6. 用于 PCI Express* 的 Intel® FPGA R-tile Avalon® Streaming IP用户指南存档
7. 用于PCI Express的Intel FPGA R-tile Avalon® Streaming IP用户指南文档修订历史
A. 配置空间寄存器
B. 根端口枚举
C. Endpoint模式下Address Translation Services(ATS)的实现
D. TLP Bypass模式下转发到用户应用的数据包
3.2.2.5.1. VirtIO Common Configuration Capability寄存器(地址: 0x012)
3.2.2.5.2. VirtIO Common Configuration Capability寄存器(地址: 0x013)
3.2.2.5.3. VirtIO Common Configuration BAR Offset寄存器(地址: 0x014)
3.2.2.5.4. VirtIO Common Configuration Structure长度寄存器(地址:0x015)
3.2.2.5.5. VirtIO Notifications Capability寄存器(地址:0x016)
3.2.2.5.6. VirtIO Notifications BAR Indicator寄存器(地址:0x017)
3.2.2.5.7. VirtIO Notifications BAR Offset寄存器(地址:0x018)
3.2.2.5.8. VirtIO Notifications Structure长度寄存器(地址:0x019)
3.2.2.5.9. VirtIO Notifications Notify Off Multiplier寄存器(地址:0x01A)
3.2.2.5.10. VirtIO ISR Status Capability寄存器(地址:0x02F)
3.2.2.5.11. VirtIO ISR Status BAR Indicator寄存器(地址:0x030)
3.2.2.5.12. VirtIO ISR Status BAR Offset寄存器(地址:0x031)
3.2.2.5.13. VirtIO ISR Status Structure长度寄存器(地址:0x032)
3.2.2.5.14. VirtIO Device Specific Capability寄存器(地址:0x033)
3.2.2.5.15. VirtIO Device Specific BAR Indicator寄存器(地址:0x034)
3.2.2.5.16. VirtIO Device Specific BAR Offset寄存器(地址:0x035)
3.2.2.5.17. VirtIO Device Specific Structure长度寄存器(地址:0x036)
3.2.2.5.18. VirtIO PCI Configuration Access Capability寄存器(Address: 0x037)
3.2.2.5.19. VirtIO PCI Configuration Access BAR Indicator寄存器(地址:0x038)
3.2.2.5.20. VirtIO PCI Configuration Access BAR Offset寄存器(地址:0x039)
3.2.2.5.21. VirtIO PCI Configuration Access Structure长度寄存器(地址:0x03A)
3.2.2.5.22. VirtIO PCI Configuration Access Data寄存器(地址:0x03B)
4.4.1. Avalon® 流接口
4.4.2. 精确时间测量(PTM)接口(仅端点)
4.4.3. 中断接口
4.4.4. Hard IP重配置接口
4.4.5. Error接口
4.4.6. Completion Timeout接口
4.4.7. Configuration Intercept接口
4.4.8. 电源管理接口
4.4.9. Hard IP状态接口
4.4.10. Page Request Services (PRS)接口(仅Endpoint)
4.4.11. Function-Level Reset (FLR,功能层复位)接口(仅Endpoint)
4.4.12. SR-IOV VF Error Flag接口(仅Endpoint)
4.4.13. 通用VSEC接口
5.2.3.1. 器件Capabilities
5.2.3.2. VirtIO参数
5.2.3.3. 链路Capabilities
5.2.3.4. Legacy中断管脚寄存器
5.2.3.5. MSI Capabilities
5.2.3.6. MSI-X Capabilities
5.2.3.7. 插槽Capabilities
5.2.3.8. Latency Tolerance Reporting (LTR)
5.2.3.9. Process Address Space ID (PASID)
5.2.3.10. 器件序列号Capability
5.2.3.11. Page Request Service (PRS)
5.2.3.12. Access Control Service (ACS)
5.2.3.13. 电源管理
5.2.3.14. Vendor Specific Extended Capability (VSEC,供应商指定扩展性能)寄存器
5.2.3.15. TLP Processing Hints (TPH)
5.2.3.16. Address Translation Services (ATS) Capabilities
5.2.3.17. Precision Time Management (PTM)
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4.2.1. 时钟
名称 | 方向 | 描述 | EP/RP/BP/PIPE-D | 时钟频率 |
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coreclkout_hip | Output | 该时钟驱动Data Link,Transaction和Application Layer。对于Application Layer,频率取决于指定的数据速率和lane的数量。 | EP/RP/BP | Native Gen5: 400/425/450/475/500 MHz Native Gen4: 250/275/300 MHz Native Gen3: 250/275/300 MHz 该频率可以根据IP是在单宽度还是双宽度模式下运行而改变。
注: Intel® Quartus® Prime的21.4不支持单宽度模式。
|
refclk0, refclk1 | Input | 这些是该IP核的输入参考时钟。它们必须是自由运行的时钟。如果没有稳定的自由运行时钟,当您在器件上仅从重新配置或执行CvP Update操作时,可能会遇到错误。 这些参考时钟不适用于FPGA用户逻辑。唯一适用于R-tile用户逻辑的时钟是:PCIe模式下:coreclkout_hip,slow_clk,以及PIPE模式下:pipe_direct_pld_tx_clk_out_o和LnX_pipe_direct_pld_rx_clk_out_o |
EP/RP/BP | 100 MHz ± 100 ppm
注: 对于支持Gen5的系统,该时钟频率为100 MHz ± 100 ppm
|
reconfig_clk | Input | 需要该时钟在PIPE Direct模式下进行正确的速度更改操作。 | PIPE-D | 100 MHz (建议) 50 MHz - 125 MHz (允许范围) |
slow_clk | Output | 边带信号的时钟。 | EP/RP/BP | 从coreclkout_hip派生的2分频或者4分频时钟。使用Parameter Editor中的Slow Clock Divider选项为该时钟选择2分频或者4分频版本的coreclkout_hip。 |
pipe_direct_pld_tx_clk_out_o | Output | PIPE Direct模式的TX时钟 | PIPE-D | 500 MHz |
LnX_pipe_direct_pld_rx_clk_out_o (X是lane数量,并且范围是0到15。每lane一个时钟输出。) |
Output | PIPE Direct模式的RX时钟。是每lane CDR恢复时钟。 | PIPE-D | 时钟频率取决于lane速率(Gen1到Gen5)。
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