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1. 有关R-tile Avalon® 流 Intel® FPGA IP用于PCI Express
2. IP架构和功能描述
3. 高级功能特性
4. 接口
5. 参数
6. 用于 PCI Express* 的 Intel® FPGA R-tile Avalon® Streaming IP用户指南存档
7. 用于PCI Express的Intel FPGA R-tile Avalon® Streaming IP用户指南文档修订历史
A. 配置空间寄存器
B. 根端口枚举
C. Endpoint模式下Address Translation Services(ATS)的实现
D. TLP Bypass模式下转发到用户应用的数据包
3.2.2.5.1. VirtIO Common Configuration Capability寄存器(地址: 0x012)
3.2.2.5.2. VirtIO Common Configuration Capability寄存器(地址: 0x013)
3.2.2.5.3. VirtIO Common Configuration BAR Offset寄存器(地址: 0x014)
3.2.2.5.4. VirtIO Common Configuration Structure长度寄存器(地址:0x015)
3.2.2.5.5. VirtIO Notifications Capability寄存器(地址:0x016)
3.2.2.5.6. VirtIO Notifications BAR Indicator寄存器(地址:0x017)
3.2.2.5.7. VirtIO Notifications BAR Offset寄存器(地址:0x018)
3.2.2.5.8. VirtIO Notifications Structure长度寄存器(地址:0x019)
3.2.2.5.9. VirtIO Notifications Notify Off Multiplier寄存器(地址:0x01A)
3.2.2.5.10. VirtIO ISR Status Capability寄存器(地址:0x02F)
3.2.2.5.11. VirtIO ISR Status BAR Indicator寄存器(地址:0x030)
3.2.2.5.12. VirtIO ISR Status BAR Offset寄存器(地址:0x031)
3.2.2.5.13. VirtIO ISR Status Structure长度寄存器(地址:0x032)
3.2.2.5.14. VirtIO Device Specific Capability寄存器(地址:0x033)
3.2.2.5.15. VirtIO Device Specific BAR Indicator寄存器(地址:0x034)
3.2.2.5.16. VirtIO Device Specific BAR Offset寄存器(地址:0x035)
3.2.2.5.17. VirtIO Device Specific Structure长度寄存器(地址:0x036)
3.2.2.5.18. VirtIO PCI Configuration Access Capability寄存器(Address: 0x037)
3.2.2.5.19. VirtIO PCI Configuration Access BAR Indicator寄存器(地址:0x038)
3.2.2.5.20. VirtIO PCI Configuration Access BAR Offset寄存器(地址:0x039)
3.2.2.5.21. VirtIO PCI Configuration Access Structure长度寄存器(地址:0x03A)
3.2.2.5.22. VirtIO PCI Configuration Access Data寄存器(地址:0x03B)
4.4.1. Avalon® 流接口
4.4.2. 精确时间测量(PTM)接口(仅端点)
4.4.3. 中断接口
4.4.4. Hard IP重配置接口
4.4.5. Error接口
4.4.6. Completion Timeout接口
4.4.7. Configuration Intercept接口
4.4.8. 电源管理接口
4.4.9. Hard IP状态接口
4.4.10. Page Request Services (PRS)接口(仅Endpoint)
4.4.11. Function-Level Reset (FLR,功能层复位)接口(仅Endpoint)
4.4.12. SR-IOV VF Error Flag接口(仅Endpoint)
4.4.13. 通用VSEC接口
5.2.3.1. 器件Capabilities
5.2.3.2. VirtIO参数
5.2.3.3. 链路Capabilities
5.2.3.4. Legacy中断管脚寄存器
5.2.3.5. MSI Capabilities
5.2.3.6. MSI-X Capabilities
5.2.3.7. 插槽Capabilities
5.2.3.8. Latency Tolerance Reporting (LTR)
5.2.3.9. Process Address Space ID (PASID)
5.2.3.10. 器件序列号Capability
5.2.3.11. Page Request Service (PRS)
5.2.3.12. Access Control Service (ACS)
5.2.3.13. 电源管理
5.2.3.14. Vendor Specific Extended Capability (VSEC,供应商指定扩展性能)寄存器
5.2.3.15. TLP Processing Hints (TPH)
5.2.3.16. Address Translation Services (ATS) Capabilities
5.2.3.17. Precision Time Management (PTM)
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2.3.3.2. 数据链路层概述
Data Link Layer (DLL) 位于Transaction Layer(事务层)和Physical Layer(物理层)之间。它保证数据包的完整性,并在PCI Express链路级进行通信(通过DLL数据包传输)。
DLL执行以下功能:
- 通过接收和发送DLL数据包(DLLP)进行链路管理,并用于下列功能:
- DLLP接收和发送的电源管理
- 发送和接收ACK/NAK数据包
- 通过生成和检查TLP和DLLP的CRC维护数据完整性
- 使用重试(replay)缓冲器进行TLP重发以避免NAK DLLP接收或replay超时。
- 重试缓冲器的管理
- 链路再训练请求,以避免因Physical Layer的Link Training和Status State Machine (LTSSM)造成的错误。
图 6. 数据链路层
DLL包含如下子块:
- Data Link Control and Management State Machine—该状态机与Physical Layer的LTSSM状态机和Transaction Layer连接。其初始化链路和流程控制credit,并向Transaction Layer报告状态。
- Power Management—该功能运用“握手”(handshake)以进入低功耗模式。这种跳变是基于Configuration Space和已接收Power Management (PM) DLLP中的寄存器值。有关R-Tile Avalon® -ST IP for PCIe支持的电源状态的更多详细信息,请参阅章节电源管理接口。
- Data Link Layer Packet Generator and Checker—此块与DLLP的16-bit CRC相关联,并保持已发送数据包的完整性。
- Transaction Layer Packet Generator—此块生成发送数据包,包括一个序列号和32位Link CRC(LCRC)。数据包还被发送到retry buffer以供内部存储。在retry模式下,TLP generator接收从retry buffer来的数据包,并对发送数据包生成CRC。
- Retry Buffer—retry buffer储存TLP,并在接收NAK DLLP的情况下重新发送所有未确认的数据包。而在接收ACK DLLP的情况下,retry buffer会丢弃所有已确认的数据包。
- ACK/NAK Packets—ACK/NAK块处理ACK/NAK DLLP,并生成已发送数据包的序列号。
- Transaction Layer Packet Checker—该块检查已接收TLP的完整性,并生成一个ACK/NAK DLLP发送请求。
- TX Arbitration—此块对事务进行仲裁,按顺序排列优先级:
- 初始化FC Data Link Layer数据包
- ACK/NAK DLLP(高优先级)
- 更新FC DLLP(高优先级)
- PM DLLP
- Retry buffer TLP
- TLP
- 更新FC DLLP(低优先级)
- ACK/NAK FC DLLP(低优先级)