用于 PCI Express* 的 Intel® FPGA R-tile Avalon® Streaming IP用户指南

ID 683501
日期 3/28/2022
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3.3.3. 硬IP重配置接口

有关该接口中信号的更多详细信息,请参阅Hard IP重配置接口部分。

大多数PCIe标准capability结构以R-tile Avalon® -ST IP之外的应用逻辑实现。

但是,以下PCIe capability结构仍然在R-tile Avalon Streaming IP内实现:
  • 功耗管理capability结构
  • PCI Express capability结构的一部分在R-tile内实现。但是该结构中仍有寄存器需要应用逻辑实现,具体如下:
    • PCI Express Capability List 寄存器
    • PCI Express Capabilities寄存器
    • Device Capabilities寄存器
    • Device Control寄存器
    • Device Status寄存器
  • Secondary PCI Express扩展capability结构
  • 数据链路功能扩展capability结构
  • Physical layer 16.0 GT/s和32.0 GT/s扩展capabilities结构
  • 接收器扩展capability结构的Lane余量
  • 高级错误报告扩展capability结构

应用程序仅可通过Hard IP Reconfiguration接口访问PCIe控制寄存器。

表 44.  Application Logic通过Hard IP Reconfiguration接口更新Capability寄存器
Capability 注释
Power Management Capability 需要写回,因为需要触发PCI-PM条目。
PCI Express Capability 所有PCIe capabilities、控制和状态寄存器都用于配置器件。需要写回(Write-back)。
Secondary PCI Express Capability 配置器件需要Secondary PCIe Capability。
Data Link Feature Extended Capability Data Link Capability特定于器件。
Physical Layer 16.0 GT/s Extended Capability Physical Layer 16G Capability特定于器件
Lane Margining at the Receiver Extended Capability Margining Extended Capability特定于器件
Advanced Error Reporting Capability TLP Bypass需要Write-back到错误状态寄存器