用于 PCI Express* 的 Intel® FPGA R-tile Avalon® Streaming IP用户指南

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ID 683501
日期 3/28/2022
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1. 有关R-tile Avalon® 流 Intel® FPGA IP用于PCI Express 2. IP架构和功能描述 3. 高级功能特性 4. 接口 5. 参数 6. 用于 PCI Express* 的 Intel® FPGA R-tile Avalon® Streaming IP用户指南存档 7. 用于PCI Express的Intel FPGA R-tile Avalon® Streaming IP用户指南文档修订历史 A. 配置空间寄存器 B. 根端口枚举 C. Endpoint模式下Address Translation Services（ATS）的实现 D. TLP Bypass模式下转发到用户应用的数据包
1. 有关R-tile Avalon® 流 Intel® FPGA IP用于PCI Express x
1.1. 概述 1.2. 功能特性 1.3. 发布信息 1.4. 器件系列支持 1.5. 性能和资源利用率 1.6. IP核支持级别
1.1. 概述 x
1.1.1. 标准与和合规
2. IP架构和功能描述 x
2.1. 概述 2.2. Bias Temperature Instability (BTI)保护模式 2.3. PCIe硬核IP模式 2.4. PIPE Direct模式
2.3. PCIe硬核IP模式 x
2.3.1. 时钟 2.3.2. 复位 2.3.3. PCI Express协议堆栈
2.3.3. PCI Express协议堆栈 x
2.3.3.1. PMA/PCS 2.3.3.2. 数据链路层概述 2.3.3.3. 事务层概述
2.4. PIPE Direct模式 x
2.4.1. 时钟 2.4.2. 复位 2.4.3. PIPE层
3. 高级功能特性 x
3.1. PCIe端口分叉和PHY通道映射 3.2. 虚拟化支持 3.3. TLP Bypass模式
3.2. 虚拟化支持 x
3.2.1. SR-IOV支持 3.2.2. VirtIO支持
3.2.1. SR-IOV支持 x
3.2.1.1. SR-IOV支持的功能列表 3.2.1.2. 实现 3.2.1.3. VF到PF映射 3.2.1.4. 功能级复位（FLR）
3.2.1.2. 实现 x
3.2.1.2.1. VF Error Flag Interface（仅适用于x16/x8 Core）
3.2.2. VirtIO支持 x
3.2.2.1. VirtIO支持的功能清单 3.2.2.2. 概述 3.2.2.3. 参数 3.2.2.4. VirtIO PCI配置访问接口 3.2.2.5. 寄存器
3.2.2.5. 寄存器 x
3.2.2.5.1. VirtIO Common Configuration Capability寄存器（地址: 0x012） 3.2.2.5.2. VirtIO Common Configuration Capability寄存器（地址: 0x013） 3.2.2.5.3. VirtIO Common Configuration BAR Offset寄存器（地址: 0x014） 3.2.2.5.4. VirtIO Common Configuration Structure长度寄存器（地址：0x015） 3.2.2.5.5. VirtIO Notifications Capability寄存器（地址：0x016） 3.2.2.5.6. VirtIO Notifications BAR Indicator寄存器（地址：0x017） 3.2.2.5.7. VirtIO Notifications BAR Offset寄存器（地址：0x018） 3.2.2.5.8. VirtIO Notifications Structure长度寄存器（地址：0x019） 3.2.2.5.9. VirtIO Notifications Notify Off Multiplier寄存器（地址：0x01A） 3.2.2.5.10. VirtIO ISR Status Capability寄存器（地址：0x02F） 3.2.2.5.11. VirtIO ISR Status BAR Indicator寄存器（地址：0x030） 3.2.2.5.12. VirtIO ISR Status BAR Offset寄存器（地址：0x031） 3.2.2.5.13. VirtIO ISR Status Structure长度寄存器（地址：0x032） 3.2.2.5.14. VirtIO Device Specific Capability寄存器（地址：0x033） 3.2.2.5.15. VirtIO Device Specific BAR Indicator寄存器（地址：0x034） 3.2.2.5.16. VirtIO Device Specific BAR Offset寄存器（地址：0x035） 3.2.2.5.17. VirtIO Device Specific Structure长度寄存器（地址：0x036） 3.2.2.5.18. VirtIO PCI Configuration Access Capability寄存器（Address: 0x037） 3.2.2.5.19. VirtIO PCI Configuration Access BAR Indicator寄存器（地址：0x038） 3.2.2.5.20. VirtIO PCI Configuration Access BAR Offset寄存器（地址：0x039） 3.2.2.5.21. VirtIO PCI Configuration Access Structure长度寄存器（地址：0x03A） 3.2.2.5.22. VirtIO PCI Configuration Access Data寄存器（地址：0x03B）
3.3. TLP Bypass模式 x
3.3.1. 概述 3.3.2. TLP Bypass模式的寄存器设置 3.3.3. 硬IP重配置接口 3.3.4. Avalon® Streaming接口
3.3.2. TLP Bypass模式的寄存器设置 x
3.3.2.1. TLPBYPASS_ERR_EN（地址 0x1314） 3.3.2.2. TLPBYPASS_ERR_STATUS（地址 0x1310）
3.3.4. Avalon® Streaming接口 x
3.3.4.1. 配置TLP 3.3.4.2. 发送接口 3.3.4.3. 接收接口 3.3.4.4. 异常的TLP 3.3.4.5. ECRC
4. 接口 x
4.1. 概述 4.2. 时钟和复位 4.3. 串行数据接口 4.4. PCI Express模式 4.5. PIPE Direct模式
4.2. 时钟和复位 x
4.2.1. 时钟 4.2.2. 复位
4.4. PCI Express模式 x
4.4.1. Avalon® 流接口 4.4.2. 精确时间测量（PTM）接口（仅端点） 4.4.3. 中断接口 4.4.4. Hard IP重配置接口 4.4.5. Error接口 4.4.6. Completion Timeout接口 4.4.7. Configuration Intercept接口 4.4.8. 电源管理接口 4.4.9. Hard IP状态接口 4.4.10. Page Request Services (PRS)接口（仅Endpoint） 4.4.11. Function-Level Reset (FLR，功能层复位)接口（仅Endpoint） 4.4.12. SR-IOV VF Error Flag接口（仅Endpoint） 4.4.13. 通用VSEC接口
4.4.1. Avalon® 流接口 x
4.4.1.1. Avalon® 流RX和TX接口的TLP头和数据对齐 4.4.1.2. Credit控制 4.4.1.3. Avalon® Streaming RX接口 4.4.1.4. Avalon® Streaming TX接口 4.4.1.5. 标记分配
4.4.1.2. Credit控制 x
4.4.1.2.1. Credit接口 - 数据和头 4.4.1.2.2. Credit初始化 4.4.1.2.3. Credit更新/释放 4.4.1.2.4. RX流程控制接口 4.4.1.2.5. TX流量控制接口
4.4.1.4. Avalon® Streaming TX接口 x
4.4.1.4.1. Avalon® Streaming TX Interface tx_st_ready_o行为
4.4.1.5. 标记分配 x
4.4.1.5.1. Completion Buffer Size
4.4.3. 中断接口 x
4.4.3.1. Legacy中断 4.4.3.2. MSI 4.4.3.3. MSI-X
4.4.3.3. MSI-X x
4.4.3.3.1. 实现MSI-X中断
4.4.8. 电源管理接口 x
4.4.8.1. D3Hot Entry（进入） 4.4.8.2. D3Hot Exit（退出） 4.4.8.3. D3Cold Entry 4.4.8.4. D3Cold Exit
4.4.8.2. D3Hot Exit（退出） x
4.4.8.2.1. Host发起的D3Hot Exit 4.4.8.2.2. EP发起的D3Hot Exit
4.5. PIPE Direct模式 x
4.5.1. 数据信号 4.5.2. 消息通道 4.5.3. 偏移校正通道 4.5.4. PIPE Direct复位序列 4.5.5. PIPE Direct速率变化 4.5.6. PIPE Lane复位交错（Staggering） 4.5.7. PIPE Direct模式中未使用的Lane
4.5.1. 数据信号 x
4.5.1.1. 发送信号 4.5.1.2. 接收信号
4.5.3. 偏移校正通道 x
4.5.3.1. MAC to PHY (M2P)信号 4.5.3.2. PHY to MAC (P2M)信号
5. 参数 x
5.1. 顶层设置 5.2. 内核参数
5.2. 内核参数 x
5.2.1. Avalon参数 5.2.2. 基地址寄存器 5.2.3. PCI Express和PCI Capabilities参数
5.2.3. PCI Express和PCI Capabilities参数 x
5.2.3.1. 器件Capabilities 5.2.3.2. VirtIO参数 5.2.3.3. 链路Capabilities 5.2.3.4. Legacy中断管脚寄存器 5.2.3.5. MSI Capabilities 5.2.3.6. MSI-X Capabilities 5.2.3.7. 插槽Capabilities 5.2.3.8. Latency Tolerance Reporting (LTR) 5.2.3.9. Process Address Space ID (PASID) 5.2.3.10. 器件序列号Capability 5.2.3.11. Page Request Service (PRS) 5.2.3.12. Access Control Service (ACS) 5.2.3.13. 电源管理 5.2.3.14. Vendor Specific Extended Capability (VSEC，供应商指定扩展性能)寄存器 5.2.3.15. TLP Processing Hints (TPH) 5.2.3.16. Address Translation Services (ATS) Capabilities 5.2.3.17. Precision Time Management (PTM)
C. Endpoint模式下Address Translation Services（ATS）的实现 x
C.1. 发送Translated/Untranslated请求 C.2. 从Endpoint (EP)向Root Complex (RC)发送Page Request Message C.3. 验证Requests/Completions无效
D. TLP Bypass模式下转发到用户应用的数据包 x
D.1. EP TLP Bypass模式（上游） D.2. RC TLP Bypass模式（下游）
1. 有关R-tile Avalon® 流 Intel® FPGA IP用于PCI Express
2. IP架构和功能描述
3. 高级功能特性
4. 接口
5. 参数
6. 用于 PCI Express* 的 Intel® FPGA R-tile Avalon® Streaming IP用户指南存档
7. 用于PCI Express的Intel FPGA R-tile Avalon® Streaming IP用户指南文档修订历史
A. 配置空间寄存器
B. 根端口枚举
C. Endpoint模式下Address Translation Services（ATS）的实现
D. TLP Bypass模式下转发到用户应用的数据包

3.2.2.4. VirtIO PCI配置访问接口

要访问VirtIO器件区域，pci_cfg_data将会向偏移cap.offset处的给定cap.bar (0x0 – 0x5)提供大小为cap.length（1、2或者4字节）的窗口（cap.length的倍数）。用户应用逻辑的详细接口映射如下表所示。

对于VirtIO器件，在检测到驱动程序对pci_cfg_data的写访问后，用户应用端的VirtIO器件必须适用从pci_cfg_data来的第一个cap.length字节在cap.bar选择的BAR中cap.offset位置执行写访问。此外，在检测到驱动程序对pci_cfg_data的读访问后，用户应用端的VirtIO器件必须在cap.bar选择的BAR中cap.offset位置执行长度为cap.length的读访问，并将第一个cap.length字节存储在pci_cfg_data中。

表 16.  VirtIO PCI配置访问接口
名称 方向 描述 时钟域
pX_virtio_pcicfg_vfaccess_o其中X = 0, 1 O

指示驱动程序访问的是VF。

从virtio_pcicfg_vfnum_o的值识别对应的Virtual Function。

slow_clk
pX_virtio_pcicfg_vfnum_o[VFNUM_WIDTH-1:0]其中X = 0, 1 O

指示与当前Physical Function相关联的Virtual Function的对应编号，该Physical Function是驱动程序的读写访问对象。

由virtio_pcicfg_vfaccess_o，和驱动程序到pci_cfg_data的写访问权限，或者驱动程序到pci_cfg_data的读访问权限进行验证。

slow_clk
pX_virtio_pcicfg_pfnum_o[PFNUM_WIDTH-1:0]其中X = 0, 1 O

指示相应的Physical Function编号，该Physical Function是驱动程序的写或读访问对象。

由驱动程序到pci_cfg_data的写访问，或者驱动程序到pci_cfg_data的读访问来验证。

 slow_clk
pX_virtio_pcicfg_bar_o[7:0]其中X = 0, 1 O

指示BAR保持PCI configuration access structure。驱动程序通过写入cap.bar来设置要访问的BAR。值0x0到0x5指定一个BAR，而该BAR属于PCI Configuration Space中位于10h开始处的功能。 该BAR可以是32-bit或64-bit。

由驱动程序到pci_cfg_data的写访问，或者驱动程序到pci_cfg_data的读访问来验证。

使用从virtio_pcicfg_p/vfnum_o来的值识别对应的PF或VF。

slow_clk
pX_virtio_pcicfg_length_o[31:0]其中X = 0, 1 O

指示结构的长度。该长度可能包括padding（填充），或驱动程序未使用的字段，或者未来的扩展。该驱动程序将1、2或4写入cap.length来设置访问的大小。

由驱动程序到pci_cfg_data的写访问，或者驱动程序到pci_cfg_data的读访问来验证。

使用从virtio_pcicfg_p/vfnum_o来的值识别对应的PF或VF。

slow_clk
pX_virtio_pcicfg_baroffset_o[31:0]其中X = 0, 1 O

指示该结构相对于BAR相关的基地址的开始位置。该驱动程序通过写入cap.offset来设置BAR内的偏移。

由驱动程序到pci_cfg_data的写访问，或者驱动程序到pci_cfg_data的读访问来验证。

使用从virtio_pcicfg_p/vfnum_o来的值识别对应的PF或VF。

slow_clk
pX_virtio_pcicfg_cfgdata_o[31:0]其中X = 0, 1 O

指示BAR访问的数据。pci_cfg_data将在偏移cap.offset处提供一个cap.length大小的窗口到给定cap.bar中。

由驱动程序到pci_cfg_data的写访问，或者驱动程序到pci_cfg_data的读访问来验证。

使用从virtio_pcicfg_p/vfnum_o来的值识别对应的PF或VF。

slow_clk
pX_virtio_pcicfg_cfgwr_o其中X = 0, 1 O

指示驱动程序对pci_cfg_data的写访问。

使用从virtio_pcicfg_p/vfnum_o来的值识别对应的PF或VF。

slow_clk
pX_virtio_pcicfg_cfgrd_o其中X = 0, 1 O

指示驱动程序对pci_cfg_data的读访问。

使用从virtio_pcicfg_p/vfnum_o来的值识别对应的PF或VF。

slow_clk
pX_virtio_pcicfg_appvfnum_i[VFNUM_WIDTH-1:0]其中X = 0, 1 I

指示与当前Physical Function相关联的Virtual Function的对应编号，当前Physical Function使用的是application config数据存储器。

由virtio_pcicfg_rdack_i验证。

slow_clk
pX_virtio_pcicfg_apppfnum_i[PFNUM_WIDTH-1:0]其中X = 0, 1 I

指示application config数据存储器存储的对应Physical Function编号。

由virtio_pcicfg_rdack_i验证。

slow_clk
pX_virtio_pcicfg_rdack_i其中X = 0, 1 I

指示应用程序读访问数据确认储存pci_cfg_data中的config数据。通常合理的确认延迟不超过10个周期。

使用从virtio_pcicfg_appvfnum_i来的值识别对应的Virtual Function。

slow_clk
pX_virtio_pcicfg_rdbe_i[3:0]其中X = 0, 1 I

指示virtio_pcicfg_data_i内应用程序已使能的字节。

由virtio_pcicfg_rdack_i验证。

使用从virtio_pcicfg_appvfnum_i来的值识别对应的Virtual Function。

对于Hard IP的当前实现，这些信号被绑定到高电平。

 slow_clk
pX_virtio_pcicfg_data_i[31:0]其中X = 0, 1 I

指示将要存储在PCI Configuration Access数据寄存器中的应用程序数据。

由virtio_pcicfg_rdack_i和virtio_pcicfg_rdbe_i来验证。

使用从virtio_pcicfg_appvfnum_i来的值识别对应的Virtual Function。

slow_clk
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