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Ixiasoft
1. 有关R-tile Avalon® 流 Intel® FPGA IP用于PCI Express
2. IP架构和功能描述
3. 高级功能特性
4. 接口
5. 参数
6. 用于 PCI Express* 的 Intel® FPGA R-tile Avalon® Streaming IP用户指南存档
7. 用于PCI Express的Intel FPGA R-tile Avalon® Streaming IP用户指南文档修订历史
A. 配置空间寄存器
B. 根端口枚举
C. Endpoint模式下Address Translation Services(ATS)的实现
D. TLP Bypass模式下转发到用户应用的数据包
3.2.2.5.1. VirtIO Common Configuration Capability寄存器(地址: 0x012)
3.2.2.5.2. VirtIO Common Configuration Capability寄存器(地址: 0x013)
3.2.2.5.3. VirtIO Common Configuration BAR Offset寄存器(地址: 0x014)
3.2.2.5.4. VirtIO Common Configuration Structure长度寄存器(地址:0x015)
3.2.2.5.5. VirtIO Notifications Capability寄存器(地址:0x016)
3.2.2.5.6. VirtIO Notifications BAR Indicator寄存器(地址:0x017)
3.2.2.5.7. VirtIO Notifications BAR Offset寄存器(地址:0x018)
3.2.2.5.8. VirtIO Notifications Structure长度寄存器(地址:0x019)
3.2.2.5.9. VirtIO Notifications Notify Off Multiplier寄存器(地址:0x01A)
3.2.2.5.10. VirtIO ISR Status Capability寄存器(地址:0x02F)
3.2.2.5.11. VirtIO ISR Status BAR Indicator寄存器(地址:0x030)
3.2.2.5.12. VirtIO ISR Status BAR Offset寄存器(地址:0x031)
3.2.2.5.13. VirtIO ISR Status Structure长度寄存器(地址:0x032)
3.2.2.5.14. VirtIO Device Specific Capability寄存器(地址:0x033)
3.2.2.5.15. VirtIO Device Specific BAR Indicator寄存器(地址:0x034)
3.2.2.5.16. VirtIO Device Specific BAR Offset寄存器(地址:0x035)
3.2.2.5.17. VirtIO Device Specific Structure长度寄存器(地址:0x036)
3.2.2.5.18. VirtIO PCI Configuration Access Capability寄存器(Address: 0x037)
3.2.2.5.19. VirtIO PCI Configuration Access BAR Indicator寄存器(地址:0x038)
3.2.2.5.20. VirtIO PCI Configuration Access BAR Offset寄存器(地址:0x039)
3.2.2.5.21. VirtIO PCI Configuration Access Structure长度寄存器(地址:0x03A)
3.2.2.5.22. VirtIO PCI Configuration Access Data寄存器(地址:0x03B)
4.4.1. Avalon® 流接口
4.4.2. 精确时间测量(PTM)接口(仅端点)
4.4.3. 中断接口
4.4.4. Hard IP重配置接口
4.4.5. Error接口
4.4.6. Completion Timeout接口
4.4.7. Configuration Intercept接口
4.4.8. 电源管理接口
4.4.9. Hard IP状态接口
4.4.10. Page Request Services (PRS)接口(仅Endpoint)
4.4.11. Function-Level Reset (FLR,功能层复位)接口(仅Endpoint)
4.4.12. SR-IOV VF Error Flag接口(仅Endpoint)
4.4.13. 通用VSEC接口
5.2.3.1. 器件Capabilities
5.2.3.2. VirtIO参数
5.2.3.3. 链路Capabilities
5.2.3.4. Legacy中断管脚寄存器
5.2.3.5. MSI Capabilities
5.2.3.6. MSI-X Capabilities
5.2.3.7. 插槽Capabilities
5.2.3.8. Latency Tolerance Reporting (LTR)
5.2.3.9. Process Address Space ID (PASID)
5.2.3.10. 器件序列号Capability
5.2.3.11. Page Request Service (PRS)
5.2.3.12. Access Control Service (ACS)
5.2.3.13. 电源管理
5.2.3.14. Vendor Specific Extended Capability (VSEC,供应商指定扩展性能)寄存器
5.2.3.15. TLP Processing Hints (TPH)
5.2.3.16. Address Translation Services (ATS) Capabilities
5.2.3.17. Precision Time Management (PTM)
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3.2.1.2.1. VF Error Flag Interface(仅适用于x16/x8 Core)
不支持AER的VF,需要生成Non-Fatal错误消息。IP并不生成任何错误消息。发生特定错误条件时,由用户应用逻辑决定生成正确的消息。
R-tile IP for PCIe为用户应用逻辑提供必要信号来生成这些消息。Completion Timeout Interface(如Completion Timeout接口小节中所述)和以下表格中罗列的信号为生成Non-Fatal错误消息提供必要信息。
信号名称 | 方向 | 描述 | 时钟域 | EP/RP/BP |
---|---|---|---|---|
X16: vf_err_poisonedwrreq_s0/1_o X8: vf_err_poisonedwrreq_s0_o |
O | 指示接收到 Poisoned Write Request。 | coreclkout_hip | EP |
X16: vf_err_poisonedcompl_s0/1_o X8: vf_err_poisonedcompl_s0_o |
O | 指示接收到Poisoned Completion。 | coreclkout_hip | EP |
X16: vf_err_ur_posted_s0/1_o X8: vf_err_ur_posted_s0_o |
O | 指示IP核接收了Posted UR请求。 | coreclkout_hip | EP |
X16: vf_err_ca_postedreq_s0/1_o X8: vf_err_ca_postedreq_s0_o |
O | 指示IP核接收了Posted CA请求。 | coreclkout_hip | EP |
X16: vf_err_vf_num_s0/1_o[10:0] X8: vf_err_vf_num_s0_o[10:0] |
O | 指示被检测错误的VF编号。 | coreclkout_hip | EP |
X16: vf_err_func_num_s0/1_o[2:0] X8: vf_err_func_num_s0_o[2:0] |
O | 指示与出错VF相关联的物理功能号。 | coreclkout_hip | EP |
vf_err_overflow_o | O | 指示VF错误FIFO上溢,和错误报告丢失。当coreclkout_hip慢于默认值时,则出现上溢。如果coreclkout_hip以默认频率运行时,就不会发生上溢。 | coreclkout_hip | EP |
user_sent_vfnonfatalmsg_s0_i | I | 指示用户应用发出一个non-fatal错误消息来响应检测到错误。 | coreclkout_hip | EP |
user_vfnonfatalmsg_vfnum_s0_i[10:0] | I | 指示所生成错误消息的VF编号。user_sent_vfnonfatalmsg_s0_i为高电平时,该总线有效。 | coreclkout_hip | EP |
user_vfnonfatalmsg_func_num_s0_i[2:0] | I | 指示与出错VF相关联的PF编号。当user_sent_vfnonfatalmsg_s0_i为高电平时,该总线有效。 | coreclkout_hip | EP |