仅对英特尔可见 — GUID: eoh1602625237964
Ixiasoft
1. 有关R-tile Avalon® 流 Intel® FPGA IP用于PCI Express
2. IP架构和功能描述
3. 高级功能特性
4. 接口
5. 参数
6. 用于 PCI Express* 的 Intel® FPGA R-tile Avalon® Streaming IP用户指南存档
7. 用于PCI Express的Intel FPGA R-tile Avalon® Streaming IP用户指南文档修订历史
A. 配置空间寄存器
B. 根端口枚举
C. Endpoint模式下Address Translation Services(ATS)的实现
D. TLP Bypass模式下转发到用户应用的数据包
3.2.2.5.1. VirtIO Common Configuration Capability寄存器(地址: 0x012)
3.2.2.5.2. VirtIO Common Configuration Capability寄存器(地址: 0x013)
3.2.2.5.3. VirtIO Common Configuration BAR Offset寄存器(地址: 0x014)
3.2.2.5.4. VirtIO Common Configuration Structure长度寄存器(地址:0x015)
3.2.2.5.5. VirtIO Notifications Capability寄存器(地址:0x016)
3.2.2.5.6. VirtIO Notifications BAR Indicator寄存器(地址:0x017)
3.2.2.5.7. VirtIO Notifications BAR Offset寄存器(地址:0x018)
3.2.2.5.8. VirtIO Notifications Structure长度寄存器(地址:0x019)
3.2.2.5.9. VirtIO Notifications Notify Off Multiplier寄存器(地址:0x01A)
3.2.2.5.10. VirtIO ISR Status Capability寄存器(地址:0x02F)
3.2.2.5.11. VirtIO ISR Status BAR Indicator寄存器(地址:0x030)
3.2.2.5.12. VirtIO ISR Status BAR Offset寄存器(地址:0x031)
3.2.2.5.13. VirtIO ISR Status Structure长度寄存器(地址:0x032)
3.2.2.5.14. VirtIO Device Specific Capability寄存器(地址:0x033)
3.2.2.5.15. VirtIO Device Specific BAR Indicator寄存器(地址:0x034)
3.2.2.5.16. VirtIO Device Specific BAR Offset寄存器(地址:0x035)
3.2.2.5.17. VirtIO Device Specific Structure长度寄存器(地址:0x036)
3.2.2.5.18. VirtIO PCI Configuration Access Capability寄存器(Address: 0x037)
3.2.2.5.19. VirtIO PCI Configuration Access BAR Indicator寄存器(地址:0x038)
3.2.2.5.20. VirtIO PCI Configuration Access BAR Offset寄存器(地址:0x039)
3.2.2.5.21. VirtIO PCI Configuration Access Structure长度寄存器(地址:0x03A)
3.2.2.5.22. VirtIO PCI Configuration Access Data寄存器(地址:0x03B)
4.4.1. Avalon® 流接口
4.4.2. 精确时间测量(PTM)接口(仅端点)
4.4.3. 中断接口
4.4.4. Hard IP重配置接口
4.4.5. Error接口
4.4.6. Completion Timeout接口
4.4.7. Configuration Intercept接口
4.4.8. 电源管理接口
4.4.9. Hard IP状态接口
4.4.10. Page Request Services (PRS)接口(仅Endpoint)
4.4.11. Function-Level Reset (FLR,功能层复位)接口(仅Endpoint)
4.4.12. SR-IOV VF Error Flag接口(仅Endpoint)
4.4.13. 通用VSEC接口
5.2.3.1. 器件Capabilities
5.2.3.2. VirtIO参数
5.2.3.3. 链路Capabilities
5.2.3.4. Legacy中断管脚寄存器
5.2.3.5. MSI Capabilities
5.2.3.6. MSI-X Capabilities
5.2.3.7. 插槽Capabilities
5.2.3.8. Latency Tolerance Reporting (LTR)
5.2.3.9. Process Address Space ID (PASID)
5.2.3.10. 器件序列号Capability
5.2.3.11. Page Request Service (PRS)
5.2.3.12. Access Control Service (ACS)
5.2.3.13. 电源管理
5.2.3.14. Vendor Specific Extended Capability (VSEC,供应商指定扩展性能)寄存器
5.2.3.15. TLP Processing Hints (TPH)
5.2.3.16. Address Translation Services (ATS) Capabilities
5.2.3.17. Precision Time Management (PTM)
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4.5.1.2. 接收信号
信号名称 | 方向 | 描述/注释 | 时钟域 |
---|---|---|---|
lnX_pipe_direct_rxdatavalid1_o | Output | 该信号认证rxdata[63:32]。 | lnX_pipe_direct_pld_rx_clk_out_o |
lnX_pipe_direct_rxdatavalid0_o | Output | 该信号认证rxdata[31:0]。 | lnX_pipe_direct_pld_rx_clk_out_o |
lnX_pipe_direct_rxdata_o[63:0] | Output | 接收数据总线 | lnX_pipe_direct_pld_rx_clk_out_o |
lnX_pipe_direct_rxelecIdle_o | Output | 该信号指示接收端检测到Electrical Idle。它是一个异步信号。
注: 该信号可能会在持续的流量期间切换。根据PIPE Spec 5.1.1第9.4小节的规定,当运行在gen2或更高速度时,Soft IP控制器不得依赖该信号检测的Electrical Idle。因为仿真中可能观察不到该切换,并且这个是R-tile仿真模型的已知限制。
|
Async |
lnX_pipe_direct_rxstandbystatus_o | Output | 指示PHY是否有效或是处于待机模式。
|
pipe_direct_pld_tx_clk_out_o |
lnX_pipe_direct_pclkratechangeok_o | Output | 当该信号已准备好让MAC更改时钟速率时,该信号由PHY置位。 |
pipe_direct_pld_tx_clk_out_o |
lnX_pipe_direct_rxstatus_o | Output | 反映高速接收端的状态。该位上为“1”指示检测到Rx。
注: 适用于PIPE SerDes架构模式的唯一状态是“Receiver detected”。
|
pipe_direct_pld_tx_clk_out_o |
lnX_pipe_direct_phystatus_o | Output | 指示多个PHY功能的completion,包括,稳定的PCLK,复位后解除置位,功耗管理状态转换,速率变换和接收端检测。 | pipe_direct_pld_tx_clk_out_o |
lnX_pipe_direct_cdrlockstatus_o | Output |
这是Receiver CDR锁定指示器。
如果在需要置位该信号时,却被解除置位,则该信号会指示错误条件并且应复位接收端。 |
异步 |
lnX_pipe_direct_cdrlock2data_o | Output |
Receiver CDR数据锁定指示器。
|
异步 |