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2.3.2. 使用全局时钟网络资源
Intel FPGA提供了器件范围的全局时钟布线资源和专用输入。请尽可能地使用FPGA的低偏斜，高扇出专用布线。
通过将一个时钟输入分配给这些专用时钟管脚之一或者使用 Intel® Quartus® Prime assignment分配全局布线，您可以利用用于时钟信号的专用布线。
在ASIC设计中，您必须平衡整个器件上分配的时钟延迟。因为Intel FPGA提供了整个器件范围的全局时钟布线资源和专用输入，所有无需手动平衡时钟网络上的延迟。
将设计中的时钟数限制为FPGA中可用的专用全局时钟资源数。馈送多个不使用全局布线的位置的时钟可能会在整个器件上出现时钟偏移，从而导致时序问题。此外，使用组合逻辑生成内部时钟会增加时钟路径上的延迟。时钟线上的延迟可能导致时钟偏移大于两个寄存器之间的数据路径长度。如果时钟偏斜大于数据延迟，那么就违反了寄存器的时序参数(例如保持时间要求)，并且设计无法正常运行。
FPGA提供低偏斜的全局布线资源来分配高扇出信号。这些资源有助于实现具有多个时钟域的大型设计。许多大型FPGA器件提供专用的全局时钟网络，区域时钟网络和专用的快速区域时钟网络。这些时钟被组织为分层时钟结构，此结构允许每个器件区域中的多个时钟具有低偏斜和低延迟。通常，有几个专用时钟管脚可驱动全局或区域时钟网络，并且PLL输出和内部时钟均可驱动各种时钟网络。
Intel® Stratix® 10器件具有更新的体系结构。您可以配置 Intel® Stratix® 10时钟资源，以创建从单个时钟扇区到整个器件的各种大小的高效平衡时钟树。默认情况下， Intel® Quartus® Prime软件会自动确定时钟树的大小和位置。或者，您可以通过Clock Region assignment或者通过Logic Lock Regions直接限制时钟树的大小和位置。
为了减少特定时钟域中的时钟偏斜并确保在此时钟域中满足保持时间，请将每个时钟信号分配给FPGA器件中其中一个全局高扇出低偏斜时钟网络。 Intel® Quartus® Prime软件会自动对高扇出控制信号，PLL输出和馈送器件上全局时钟管脚的信号分配全局布线资源。要指导软件对信号分配全局布线，请在Assignment Editor中打开Global Signal选项。
注： Global Signal assignment仅控制是否使用指定的专用资源来提升信号，而不控制使用哪些资源或者多少资源。
为了充分利用设计中的布线资源，请确保时钟信号源(输入时钟管脚或内部生成的时钟)仅驱动寄存器的时钟输入端口。在旧的Intel器件系列中，如果时钟信号馈送一个寄存器的数据端口，那么此信号可能无法使用专用布线，这可能导致性能下降和时钟偏斜问题。通常，允许时钟信号驱动寄存器的数据端口不被认为是同步设计，这会使时序收敛变得复杂。