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2.5. Design Assistant设计规则检查
避免违反设计规则,可以提高设计的可靠性,时序性能和逻辑利用率。 Intel® Quartus® Prime软件包括Design Assistant设计规则检查工具,可帮助检测和纠正设计规则违规。
Design Assistant通过在每个阶段进行有针对性的规则检查和指导来最大程度地减少每次迭代的时间,从而减少了设计的总迭代次数,从而提高了生产率。
使能后,Design Assistant根据一组标准的Intel FPGA建议的设计指南自动报告所有违规。您可以在编译模式下运行Design Assistant。在编译模式下,Design Assistant会在编译过程中自动运行,并报告在整个编译过程中检测到的违规情况。另外,您可以在分析模式下运行Design Assistant,此模式使您能够在继续进行下一阶段编译之前针对特定的Compiler快照进行违规行为的纠正。
对于很多规则,Design Assistant支持对Timing Analyzer和 Intel® Quartus® Prime设计可视化工具的交叉探测,以进行根本原因分析和纠正。
您可以指定Design Assistant在设计中检查哪些规则,从而消除对设计不重要的规则检查。 Design Assistant使用以下其中一个严重性级别来指定每个违规行为。您可以为任何规则增加严重性级别,以符合特定的设计要求。
严重性级别 | 描述 | 严重性级别颜色 |
---|---|---|
Fatal | 违规后停止Compiler流程的失败情况。 | 红色 |
Critical | 一个需要进行纠正才能移交的关键问题。 | 红色 |
High | 可能导致功能故障。可能表示缺失或不正确的设计数据。 | 黄色 |
Medium | 可能会影响fMAX结果的质量和资源利用率。 | 棕色 |
Low | 规则反映了RTL编码准则的最佳实践。 | 蓝色 |