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1.5.1. 寄存器上电值
在所有的Intel FPGA器件上，器件内核中的寄存器均上电到一个低(0)逻辑电平。 但是，对于指定上电电平不是0的设计 ，综合工具可以实现逻辑，此逻辑指示寄存器的行为，就好像这些寄存器上电到一个高(1)逻辑电平一样。
对于使用preset信号的设计，但目标器件不支持在寄存器体系结构中预置(preset)，综合可以将preset信号转换成clear信号，这需要执行NOT gate push-back优化。NOT gate push-back将一个反相器添加到寄存器的输入和输出，因此复位和上电条件呈现为高，并且器件按预期运行。在这种情况下，综合工具可能会发布有关上电条件的消息。寄存器本身上电为低电平，但是由于寄存器输出反相，因此到达所有目的地的信号均为高电平。
由于这些影响，如果指定一个非零的复位值，那么综合工具可以使用寄存器上的异步清零(aclr)信号，通过NOT gate push-back实现高位。在这种情况下，寄存器看起来好像上电到了指定的复位值。
当异步负载(aload)信号在器件寄存器中可用时，综合工具可以通过使用一个1或0的异步负载来实现1或0值的复位。当综合工具使用load信号时，它不会执行NOT gate push-back，因此寄存器会上电到0逻辑电平。有关更多详细信息，请参阅相应的器件系列手册。
您可以通过显式复位信号将所有寄存器强制设置为适当的值。此方法允许在上电后置位器件以恢复正常状态。
在驱动寄存器的异步控制端口之前，先对器件体系结构的外部或组合逻辑进行同步，这可以实现更稳定的设计并避免潜在的故障。