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3. 通过 Intel® Quartus® Prime软件管理亚稳态
您可以使用 Intel® Quartus® Prime软件分析由于异步信号的同步导致的亚稳态而导致的平均故障间隔时间(MTBF)，并优化设计以提高亚稳态MTBF。
数字器件(如FPGA)中的所有寄存器都有定义的信号时序要求，使每个寄存器能够正确捕获其输入端口上的数据并产生输出信号。为了确保可靠的操作，寄存器的输入必须在时钟沿之前的最短时间(寄存器建立时间或tSU)和时钟沿之后的最短时间(寄存器保持时间或tH)保持稳定。在指定的clock-to-output延迟(t CO)之后，寄存器输出可用。
如果数据违反了建立或保持时间要求，那么寄存器的输出可能会进入亚稳状态。在亚稳状态下，寄存器输出端的电压徘徊在高态和低态之间的值，这意味着输出到定义的高态或低态的转换被延迟超过指定的tCO 。不同的目标寄存器可能捕获不同的亚稳态信号的值，这能够导致系统故障。
在同步系统中，输入信号必须始终满足寄存器时序要求，以免发生亚稳性。当信号在不相关或异步时钟域中的电路之间传输时，通常会发生亚稳性问题，因为该信号可以在相对于目标时钟的任何时间到达。
当亚稳态可能会导致设计失败时，MTBF(由于亚稳态性)是实例之间平均时间的估计值。平均故障间隔时间(MTBF)高(例如两次亚稳故障之间的数百或数千年的时间)表明设计更可靠。您应该在整个系统的范围内确定一个可接受的目标MTBF，并考虑MTBF计算是统计估算。
您可以使用设计相关的信息和器件特性来计算设计中一个特定信号传输或者所有传输的亚稳MTBF。提高设计的亚稳态MTBF可以减少信号传输可能导致器件中亚稳问题的机会。
Intel® Quartus® Prime软件提供分析，优化和报告功能，以帮助管理Intel设计中的压稳性。这些亚稳性功能仅被支持用于通过 Intel® Quartus® Prime Timing Analyzer进行约束的设计。对于选择器件系列，会同时生成典型和最坏情况的MBTF值。