Intel® Quartus® Prime Pro Edition用户指南: 设计建议

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ID 683082
日期 9/28/2020
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文档目录 x
1. 推荐的HDL编码样式 2. 推荐的设计实践 3. 通过 Intel® Quartus® Prime软件管理亚稳态 A. Intel® Quartus® Prime Pro Edition用户指南
1. 推荐的HDL编码样式 x
1.1. 使用提供的HDL模板 1.2. 在HDL中例化IP Core 1.3. 推断乘法器和DSP功能 1.4. 从HDL代码推断存储器功能 1.5. 寄存器和锁存器编码准则 1.6. 通用编码指南 1.7. 使用低级基元(Low-Level Primitives)进行设计 1.8. 建议的HDL编码风格修订历史
1.1. 使用提供的HDL模板 x
1.1.1. 从提供的模板插入HDL代码
1.3. 推断乘法器和DSP功能 x
1.3.1. 推断乘法器 1.3.2. 推导乘法累加器和乘法加法器功能
1.4. 从HDL代码推断存储器功能 x
1.4.1. 从HDL代码推断RAM功能 1.4.2. 从HDL代码推断ROM功能 1.4.3. 在HDL代码中推断移位寄存器
1.4.1. 从HDL代码推断RAM功能 x
1.4.1.1. 使用同步的存储器模块 1.4.1.2. 避免不受支持的复位和控制条件 1.4.1.3. 检查Read-During-Write行为 1.4.1.4. 控制RAM推断和实现 1.4.1.5. 具有旧数据Read-During-Write行为的单时钟同步RAM 1.4.1.6. 具有新数据Read-During-Write行为的单时钟同步RAM 1.4.1.7. 简单双端口，双时钟同步RAM 1.4.1.8. 真双端口同步RAM 1.4.1.9. 混合宽度双端口RAM 1.4.1.10. 带Byte-Enable信号的RAM 1.4.1.11. 上电时指定初始存储器内容
1.4.3. 在HDL代码中推断移位寄存器 x
1.4.3.1. 简单移位寄存器 1.4.3.2. 包含均匀间隔的抽头(tap)的移位寄存器
1.5. 寄存器和锁存器编码准则 x
1.5.1. 寄存器上电值 1.5.2. 诸如Clear和Clock Enable的次级寄存器控制信号 1.5.3. 锁存器(Latches)
1.5.1. 寄存器上电值 x
1.5.1.1. 指定一个上电值
1.5.3. 锁存器(Latches) x
1.5.3.1. 避免意外锁存生成 1.5.3.2. 正确地推断锁存器
1.6. 通用编码指南 x
1.6.1. 三态信号(Tri-State Signals) 1.6.2. 时钟多路复用(Clock Multiplexing) 1.6.3. 加法树(Adder Trees) 1.6.4. 状态机HDL指南 1.6.5. 多路复用器HDL准则 1.6.6. 循环冗余校验功能 1.6.7. 比较器HDL准则 1.6.8. 计数器HDL准则
1.6.3. 加法树(Adder Trees) x
1.6.3.1. 自适应逻辑模块中具有6-Input LUT的体系结构
1.6.4. 状态机HDL指南 x
1.6.4.1. 状态机上电 1.6.4.2. Verilog HDL状态机 1.6.4.3. VHDL状态机
1.6.4.2. Verilog HDL状态机 x
1.6.4.2.1. Verilog-2001状态机编码示例 1.6.4.2.2. SystemVerilog状态机编码示例
1.6.4.3. VHDL状态机 x
1.6.4.3.1. VHDL状态机编码示例
1.6.5. 多路复用器HDL准则 x
1.6.5.1. Intel® Quartus® Prime软件中多路复用器重组(Multiplexer Restructuring)的选项 1.6.5.2. 多路复用器类型 1.6.5.3. IF语句中的隐式默认值 1.6.5.4. default或者OTHERS CASE Assignment
1.6.5.2. 多路复用器类型 x
1.6.5.2.1. 二进制多路复用器 1.6.5.2.2. 选择器多路复用器 1.6.5.2.3. 优先级多路复用器
1.6.6. 循环冗余校验功能 x
1.6.6.1. 如果性能很重要，则要优化速度 1.6.6.2. 使用单独的CRC模块而不是级联的阶段(Cascaded Stage) 1.6.6.3. 使用单独的CRC模块，而不是允许模块合并 1.6.6.4. 利用延迟(如果可用) 1.6.6.5. 通过禁用未使用的CRC模块来节省功耗 1.6.6.6. 通过同步加载(sload)信号对器件进行初始化
2. 推荐的设计实践 x
2.1. 遵循同步FPGA设计实践 2.2. HDL设计指南 2.3. 使用时钟和寄存器控制架构功能 2.4. 实现嵌入式RAM 2.5. Design Assistant设计规则检查 2.6. 推荐的设计实践修订历史
2.1. 遵循同步FPGA设计实践 x
2.1.1. 实现同步设计 2.1.2. 异步设计危害
2.2. HDL设计指南 x
2.2.1. Intel® Hyperflex™ FPGA体系结构的考量 2.2.2. 优化组合逻辑 2.2.3. 优化时钟方案 2.2.4. 优化物理实现和时序收敛 2.2.5. 优化功耗 2.2.6. 管理设计亚稳定性
2.2.2. 优化组合逻辑 x
2.2.2.1. 避免组合循环(Avoid Combinational Loops) 2.2.2.2. 避免意外的锁存器推断(Avoid Unintended Latch Inference) 2.2.2.3. 避免时钟路径中的延迟链 2.2.2.4. 使用同步脉冲发生器(Use Synchronous Pulse Generators)
2.2.3. 优化时钟方案 x
2.2.3.1. 寄存器组合逻辑输出 2.2.3.2. 避免异步时钟分频 2.2.3.3. 避免纹波计数器 2.2.3.4. 使用多路复用的时钟 2.2.3.5. 使用门控(gated)的时钟 2.2.3.6. 使用同步时钟使能
2.2.3.5. 使用门控(gated)的时钟 x
2.2.3.5.1. 推荐的时钟门控方法
2.2.4. 优化物理实现和时序收敛 x
2.2.4.1. 规划物理实现 2.2.4.2. 规划FPGA资源 2.2.4.3. 对时序收敛进行优化 2.2.4.4. 优化关键时序路径
2.3. 使用时钟和寄存器控制架构功能 x
2.3.1. 使用全局复位资源 2.3.2. 使用全局时钟网络资源 2.3.3. 使用Clock Region Assignment来优化时钟约束 2.3.4. 避免异步寄存器控制信号
2.3.1. 使用全局复位资源 x
2.3.1.1. 使用同步复位 2.3.1.2. 使用异步复位 2.3.1.3. 使用同步的异步复位
2.3.3. 使用Clock Region Assignment来优化时钟约束 x
2.3.3.1. Intel® Stratix® 10器件中的Clock Region Assignment 2.3.3.2. 在 Intel® Arria® 10和旧器件系列中的Clock Region Assignment
2.5. Design Assistant设计规则检查 x
2.5.1. 设置Design Assistant 2.5.2. 编译期间运行Design Assistant 2.5.3. 在分析模式下运行Design Assistant 2.5.4. 从Design Assistant进行交叉探测 2.5.5. 管理Design Assistant规则 2.5.6. Design Assistant规则类别
2.5.2. 编译期间运行Design Assistant x
2.5.2.1. 打开Design Assistant Rule Help
2.5.3. 在分析模式下运行Design Assistant x
2.5.3.1. 从Chip Planner运行Design Assistant 2.5.3.2. 从Timing Analyzer运行Design Assistant
2.5.4. 从Design Assistant进行交叉探测 x
2.5.4.1. 从Design Assistant到 Timing Analyzer的交叉探测 2.5.4.2. 从Design Assistant到可视化工具的交叉探测
2.5.5. 管理Design Assistant规则 x
2.5.5.1. 更改每个规则的默认违反数量 2.5.5.2. 对特定的Compiler阶段使能规则 2.5.5.3. 对特定的Compiler阶段指定规则参数 2.5.5.4. 修改规则严重性级别 2.5.5.5. 在报告中过滤和隐藏规则违规 2.5.5.6. 放弃Design Assistant规则
2.5.5.5. 在报告中过滤和隐藏规则违规 x
2.5.5.5.1. Filter Options对话框
2.5.5.6. 放弃Design Assistant规则 x
2.5.5.6.1. 创建Design Assistant Waivers 2.5.5.6.2. 删除Design Assistant豁免 2.5.5.6.3. Design Assistant Waiver Tcl命令
2.5.5.6.3. Design Assistant Waiver Tcl命令 x
2.5.5.6.3.1. drc::add_waiver命令 2.5.5.6.3.2. drc::get_waivers命令 2.5.5.6.3.3. drc::report_waivers命令
3. 通过 Intel® Quartus® Prime软件管理亚稳态 x
3.1. Intel® Quartus® Prime软件中的亚稳态分析 3.2. 亚稳性和MTBF报告 3.3. MTBF优化 3.4. 减少亚稳效应(Reducing Metastability Effects) 3.5. 脚本支持 3.6. 管理亚稳性(Managing Metastability) 3.7. 通过 Intel® Quartus® Prime软件管理亚稳态修订历史 3.8. Intel® Quartus® Prime Pro Edition用户指南：设计建议归档
3.1. Intel® Quartus® Prime软件中的亚稳态分析 x
3.1.1. 数据同步寄存器链 3.1.2. 识别同步器进行亚稳性分析 3.1.3. 时序约束如何影响同步器的识别和亚稳性分析
3.2. 亚稳性和MTBF报告 x
3.2.1. 亚稳性报告 3.2.2. MTBF计算中的同步器数据翻转速率
3.2.1. 亚稳性报告 x
3.2.1.1. MTBF Summary报告 3.2.1.2. Synchronizer Summary报告 3.2.1.3. Timing Analyzer中的同步器链统计报告
3.2.1.1. MTBF Summary报告 x
3.2.1.1.1. 设计的典型和最坏情况MTBF 3.2.1.1.2. 同步器链(Synchronizer Chains) 3.2.1.1.3. 增加可用的稳定时间(Increasing Available Settling Time)
3.3. MTBF优化 x
3.3.1. 同步寄存器链长度
3.4. 减少亚稳效应(Reducing Metastability Effects) x
3.4.1. 对Timing Analyzer应用完整的以系统为中心的时序约束 3.4.2. 强制同步寄存器的识别 3.4.3. 设置同步器数据翻转速率 3.4.4. 在Fitting期间优化亚稳性 3.4.5. 增加要保护和优化的同步器的长度 3.4.6. 增加同步器中使用的级数 3.4.7. 选择一个更快的速度等级器件
3.5. 脚本支持 x
3.5.1. 识别同步器进行亚稳性分析 3.5.2. MTBF计算中的同步器数据翻转速率 3.5.3. report_metastability和Tcl命令 3.5.4. MTBF优化 3.5.5. 同步寄存器链长度
1. 推荐的HDL编码样式
2. 推荐的设计实践
3. 通过 Intel® Quartus® Prime软件管理亚稳态
A. Intel® Quartus® Prime Pro Edition用户指南

2.6. 推荐的设计实践修订历史

本章节的修订历史如下：

文档版本 Intel® Quartus® Prime版本 修订内容
2020.09.28 20.3
  • 增添了新的"Waiving Design Assistant Rules"部分。
  • 增添了新的"Cross-Probing with Design Assistant"部分。
  • 在"Modifying Rule Severity Levels"章节中添加了新的Fatal严重级别Design Assistant规则的描述。
  • 更新了"Setting Up Design Assistant"，新的Fatal严重级别和RDC规则类别。
  • 更新了"Running Design Assistant in Analysis Mode"，增加了截屏和详细步骤。
  • 将RDC添加到"Design Assistant Rule Categories"主题中。
  • 删除了文档中的各个Design Assistant规则描述，链接到Help中的更新规则描述。
  • 替换了过时的规则屏幕截图。
2020.04.13 20.1
  • 在"Setting Up Design Assistant"和"Running Design Assistant During Compilation"主题中添加了Design Assistant during Timing Signoff的支持。
  • 增添了新的Design Assistant规则。
  • 修订了Design Assistant规则HRR-10201，HRR-10201和RES-30131。
  • 删除了各种过时的Design Assistant规则。
2019.11.01 19.3.0
  • 修改了"Changing Design Assistant Rule Scope or Number of Violations"主题。
  • 创建了单独的"Clock Domain Crossing (CDC) Rules"类别和主题。
  • 增添了"CLK-30026: Missing Clock Assignment" Design Assistant规则。
  • 增添了"CLK-30027: Multiple Clock Assignment" Design Assistant规则。
  • 增添了"CLK-30028: Invalid Generated Clock" Design Assistant规则。
  • 增添了"CLK-30029: Invalid Clock Assignment" Design Assistant规则。
  • 增添了"CLK-30030: PLL Setting Violation" Design Assistant规则。
  • 增添了"CLK-30031: Input Delay Assigned to Clock" Design Assistant规则。
2019.09.30 19.3.0
  • 添加了新的"Setting Up Design Assistant"主题。
  • 添加了新的"Managing Design Assistant Rules"主题。
  • 添加了新的"Enabling Rules for Specific Compiler Stages"主题。
  • 添加了新的"Specifying Rule Parameters for Specific Compiler Stages"主题。
  • 添加了新的"Modifying Rule Severity Levels"主题。
  • 添加了新的"Filtering and Hiding Rule Violations"主题。
  • 添加了新的"Filter Options Dialog Box"主题。
  • 添加了新的"Linking to Design Assistant Rule Documentation"主题。
  • 更新了最新GUI单元的屏幕截图。
  • 增添了以下新的Design Assistant规则：
    • CDC-50001: Missing 1-Bit Synchronizer
    • CDC-50002: 1-Bit Synchronized Missing Constraint
    • CDC-50003: CE-Type CDC No Constraints
    • HRR-10015: High Fan-out Signal
    • HRR-10201: Registers Cannot Power Up with Don't Care Logic Level
    • HRR-10204: Reset Release Instance Count Check
    • RES-30132: Registers May Not Be Properly Reset
    • TMC-20500: Hierarchical Tree Duplication was Shallower than Possible
    • TMC-20501: Hierarchical Tree Duplication was Shallower than Requested
    • TMC-20550: Duplication Candidate Rejected for Placement Constraint
    • TMC-20551: Automatically-Discovered Duplication Candidate Likely Requires More Duplication
    • TMC-20552: User-Directed Duplication Candidate was Rejected
    • TMC-20601: Registers with High Immediate Fan-Out Tension
    • TMC-20602: Registers with High Timing Path Endpoint Tension
    • TMC-20603: Registers with High Immediate Fan-Out Span
    • TMC-20604: Registers with High Timing Path Endpoint Span
  • 删除了过时的Design Assistant规则：
    • HRR-10014: High Fan-out Nets Driving Clock-Enable Pins
    • HRR-10016: Registers Cannot Power-Up With Dont Care Logic Level
2019.04.01 19.1.0
  • 描述了新的Design Assistant设计规则检查工具。
  • 在Recommended Design Practices > Checking for Design Rule Violations部分下添加了新的主题，描述了每个Design Assistant规则。
2018.09.24 18.1.0
  • 在Use Clock Region Assignments to Optimize Clock Constraints主题下创建了子主题：Clock Region Assignments in Intel Arria 10 and Older Device Families和Clock Region Assignments in Intel Stratix 10 Devices
2017.11.06 17.1.0
  • 更新了主题：Optimizing Timing Closure。
  • 更新了主题Use Global Clock Network Resources，增添了主题Use Clock Region Assignments to Optimize Clock Constraints以支持Intel Stratix 10。
2017.05.08 17.0.0
  • 删除了有关Integrated Synthesis的信息。
  • 删除了有关quartus_drc的信息。
2016.10.31 16.1.0
  • 进行了Intel重命名。
2016.05.03 16.0.0
  • 将Internally Synchronized Reset代码示例替换成更正的版本。
  • 删除了有关不建议使用的物理综合选项的信息。
  • 删除了关于不支持的Design Assistant的信息。
2015.11.02 15.1.0
  • 将Quartus II修改成Quartus Prime。
2014.12.15 14.1.0 更新了Fitter Settings，Analysis & Synthesis Settings和Physical Optimization Settings to Compiler Settings的位置。
2014年6月 14.0.0 删除了过时的MegaWizard Plug-In Manager的引用。
2013年11月 13.1.0 删除了HardCopy器件信息。
2013年5月 13.0.0

删除了PrimeTime支持。
2012年6月 12.0.0 删除了调查链接。
2011年11月 11.0.1 模板更新。
2011年5月 11.0.0 添加了Reset Resources的信息。
2010年12月 10.1.0
  • 更改了标题Design Recommendations for Altera Devices和Quartus II Design Assistant。
  • 更新到新的模板。
  • 添加了Quartus II Help for “Metastability”和“Incremental Compilation”的引用。
  • 删除了重复内容并添加了Help for “Custom Rules”的引用。
2010年7月 10.0.0
  • 删除了重复内容并添加了Quartus II Help for Design Assistant settings, Design Assistant rules, Enabling and Disabling Design Assistant Rules和Viewing Design Assistant reports的引用。
  • 从“Combinational Logic Structures”中删除了信息。
  • 将标题“Design Techniques to Save Power”更改成“Power Optimization”。
  • 添加了新的“Metastability”部分
  • 添加了新的“Incremental Compilation”部分
  • 添加了“Reset Resources”的信息
  • 删除了“Referenced Documents”部分
2009年11月 9.1.0
  • 删除了过时规则的文档。
2009年3月 9.0.0
  • 内容无变更。
2008年11月 8.1.0
  • 更改成8-1/2 x 11页面大小
  • 增添了新的章节“Custom Rules Coding Examples”
  • 在“Recommended Clock-Gating Methods”中添加了段落
  • 增添了新的章节：“Design Techniques to Save Power”
2008年5月 8.0.0
  • 更新了图5–9；在流程中添加了定制规则
  • 在图5–9在增添了注释
  • 增添了新的章节：“Custom Rules Report”
  • 增添了新的章节：“Custom Rules”
  • 增添了新的章节：“Targeting Embedded RAM Architectural Features”
  • 本章中的次要编辑更新
  • 在本章中添加了指向参考文档的超链接
二级标题