仅对英特尔可见 — GUID: mwh1409959525465
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2.2.4.4. 优化关键时序路径
要关闭高速设计中的时序,请检查时序故障最大的路径。纠正单个较大的时序故障能够实现非常显着的时序提升。
通过单击Tools > Chip Planner来查看寄存器的布局和布线路径。以下情况可导致高扇出控制信号出现较大的时序故障:
- 全局网络的次优使用
- 无需流水线就可以在本地布线上遍历芯片的信号
- 无法通过寄存器复制来纠正高扇出
对于高速和高带宽设计,请通过减少总线宽度和线路使用量来优化速度。为了减少线路使用量,请尽可能少地移动数据。例如,如果一个逻辑模块作用于一个字的几个位上,那么将不活动的位存储在FIFO或存储器中。存储器比寄存器便宜且密集,并减少了线路使用量。