Intel® Quartus® Prime Pro Edition用户指南: 设计建议

ID 683082
日期 9/28/2020
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1.6.5.4. default或者OTHERS CASE Assignment

要在一个CASE语句中完全指定案例(case),需要包含一个default (Verilog HDL)或者OTHERS (VHDL) assignment。

在独热编码方案(其中选择线的很多组合都未使用)中此assignment尤其重要。对未使用的选择线组合指定一个案例将为综合工具提供有关如何综合这些案例的信息,这是Verilog HDL和VHDL语言规范所要求的。

对于某些设计,您不需要考虑未使用案例中的结果,因为这些案例是无法达到的。对于这些类型的设计,可以对default或者OTHERS assignment指定任何值。但是,您选择的 assignment 值可能会对实现设计所需的逻辑利用率产生很大影响。

为了获得最佳结果,请使用单独的default或者OTHERS语句显式定义无效的CASE选择,而不是将无效的案例与其中一个已定义的案例组合在一起。

如果无效案例中的值是不重要的,那么需要通过分配X (don’t care)逻辑值(而不是选择其他值)来明确指定这些案例。此分配使综合工具能够执行最佳区域优化。