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2.2.1. Intel® Hyperflex™ FPGA体系结构的考量
Intel® Hyperflex™ FPGA体系结构和Hyper-Retimer要求对最佳设计实践进行审查,以实现可能的最高时钟速率。
虽然最常见的高速设计技术应用于 Intel® Hyperflex™ 体系结构的设计上,但也必须使用一些新方法来实现最高性能。请遵循以下一般RTL设计准则,使Hyper-Retimer能够优化设计性能:
- 以一种有助于Hyper-Retimer重定时寄存器的方式进行设计。
- 使用对延迟不敏感的设计,此设计支持在时钟域边界,顶级I/O和功能模块边界处添加流水线级。
- 重组RTL以避免性能限制环路。
关于针对 Intel® Stratix® 10器件的最佳设计实践的详细信息,请参考 Intel® Stratix® 10高性能设计手册。