Intel® Quartus® Prime Pro Edition用户指南: 设计建议

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ID 683082
日期 9/28/2020
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1. 推荐的HDL编码样式 2. 推荐的设计实践 3. 通过 Intel® Quartus® Prime软件管理亚稳态 A. Intel® Quartus® Prime Pro Edition用户指南
1. 推荐的HDL编码样式 x
1.1. 使用提供的HDL模板 1.2. 在HDL中例化IP Core 1.3. 推断乘法器和DSP功能 1.4. 从HDL代码推断存储器功能 1.5. 寄存器和锁存器编码准则 1.6. 通用编码指南 1.7. 使用低级基元(Low-Level Primitives)进行设计 1.8. 建议的HDL编码风格修订历史
1.1. 使用提供的HDL模板 x
1.1.1. 从提供的模板插入HDL代码
1.3. 推断乘法器和DSP功能 x
1.3.1. 推断乘法器 1.3.2. 推导乘法累加器和乘法加法器功能
1.4. 从HDL代码推断存储器功能 x
1.4.1. 从HDL代码推断RAM功能 1.4.2. 从HDL代码推断ROM功能 1.4.3. 在HDL代码中推断移位寄存器
1.4.1. 从HDL代码推断RAM功能 x
1.4.1.1. 使用同步的存储器模块 1.4.1.2. 避免不受支持的复位和控制条件 1.4.1.3. 检查Read-During-Write行为 1.4.1.4. 控制RAM推断和实现 1.4.1.5. 具有旧数据Read-During-Write行为的单时钟同步RAM 1.4.1.6. 具有新数据Read-During-Write行为的单时钟同步RAM 具有新数据Read-During-Write行为的Verilog HDL，单时钟，简单双端口同步RAM 具有新数据Read-During-Write行为的VHDL，单时钟，简单双端口同步RAM 避免具有不确定read-during-write行为的Verilog编码样式 避免具有不确定read-during-write行为的VHDL编码样式 1.4.1.7. 简单双端口，双时钟同步RAM 1.4.1.8. 真双端口同步RAM 1.4.1.9. 混合宽度双端口RAM 1.4.1.10. 带Byte-Enable信号的RAM 1.4.1.11. 上电时指定初始存储器内容
1.4.3. 在HDL代码中推断移位寄存器 x
1.4.3.1. 简单移位寄存器 1.4.3.2. 包含均匀间隔的抽头(tap)的移位寄存器
1.5. 寄存器和锁存器编码准则 x
1.5.1. 寄存器上电值 1.5.2. 诸如Clear和Clock Enable的次级寄存器控制信号 1.5.3. 锁存器(Latches)
1.5.1. 寄存器上电值 x
1.5.1.1. 指定一个上电值
1.5.3. 锁存器(Latches) x
1.5.3.1. 避免意外锁存生成 1.5.3.2. 正确地推断锁存器
1.6. 通用编码指南 x
1.6.1. 三态信号(Tri-State Signals) 1.6.2. 时钟多路复用(Clock Multiplexing) 1.6.3. 加法树(Adder Trees) 1.6.4. 状态机HDL指南 1.6.5. 多路复用器HDL准则 1.6.6. 循环冗余校验功能 1.6.7. 比较器HDL准则 1.6.8. 计数器HDL准则
1.6.3. 加法树(Adder Trees) x
1.6.3.1. 自适应逻辑模块中具有6-Input LUT的体系结构
1.6.4. 状态机HDL指南 x
1.6.4.1. 状态机上电 1.6.4.2. Verilog HDL状态机 1.6.4.3. VHDL状态机
1.6.4.2. Verilog HDL状态机 x
1.6.4.2.1. Verilog-2001状态机编码示例 1.6.4.2.2. SystemVerilog状态机编码示例
1.6.4.3. VHDL状态机 x
1.6.4.3.1. VHDL状态机编码示例
1.6.5. 多路复用器HDL准则 x
1.6.5.1. Intel® Quartus® Prime软件中多路复用器重组(Multiplexer Restructuring)的选项 1.6.5.2. 多路复用器类型 1.6.5.3. IF语句中的隐式默认值 1.6.5.4. default或者OTHERS CASE Assignment
1.6.5.2. 多路复用器类型 x
1.6.5.2.1. 二进制多路复用器 1.6.5.2.2. 选择器多路复用器 1.6.5.2.3. 优先级多路复用器
1.6.6. 循环冗余校验功能 x
1.6.6.1. 如果性能很重要，则要优化速度 1.6.6.2. 使用单独的CRC模块而不是级联的阶段(Cascaded Stage) 1.6.6.3. 使用单独的CRC模块，而不是允许模块合并 1.6.6.4. 利用延迟(如果可用) 1.6.6.5. 通过禁用未使用的CRC模块来节省功耗 1.6.6.6. 通过同步加载(sload)信号对器件进行初始化
2. 推荐的设计实践 x
2.1. 遵循同步FPGA设计实践 2.2. HDL设计指南 2.3. 使用时钟和寄存器控制架构功能 2.4. 实现嵌入式RAM 2.5. Design Assistant设计规则检查 2.6. 推荐的设计实践修订历史
2.1. 遵循同步FPGA设计实践 x
2.1.1. 实现同步设计 2.1.2. 异步设计危害
2.2. HDL设计指南 x
2.2.1. Intel® Hyperflex™ FPGA体系结构的考量 2.2.2. 优化组合逻辑 2.2.3. 优化时钟方案 2.2.4. 优化物理实现和时序收敛 2.2.5. 优化功耗 2.2.6. 管理设计亚稳定性
2.2.2. 优化组合逻辑 x
2.2.2.1. 避免组合循环(Avoid Combinational Loops) 2.2.2.2. 避免意外的锁存器推断(Avoid Unintended Latch Inference) 2.2.2.3. 避免时钟路径中的延迟链 2.2.2.4. 使用同步脉冲发生器(Use Synchronous Pulse Generators)
2.2.3. 优化时钟方案 x
2.2.3.1. 寄存器组合逻辑输出 2.2.3.2. 避免异步时钟分频 2.2.3.3. 避免纹波计数器 2.2.3.4. 使用多路复用的时钟 2.2.3.5. 使用门控(gated)的时钟 2.2.3.6. 使用同步时钟使能
2.2.3.5. 使用门控(gated)的时钟 x
2.2.3.5.1. 推荐的时钟门控方法
2.2.4. 优化物理实现和时序收敛 x
2.2.4.1. 规划物理实现 2.2.4.2. 规划FPGA资源 2.2.4.3. 对时序收敛进行优化 2.2.4.4. 优化关键时序路径
2.3. 使用时钟和寄存器控制架构功能 x
2.3.1. 使用全局复位资源 2.3.2. 使用全局时钟网络资源 2.3.3. 使用Clock Region Assignment来优化时钟约束 2.3.4. 避免异步寄存器控制信号
2.3.1. 使用全局复位资源 x
2.3.1.1. 使用同步复位 2.3.1.2. 使用异步复位 2.3.1.3. 使用同步的异步复位
2.3.3. 使用Clock Region Assignment来优化时钟约束 x
2.3.3.1. Intel® Stratix® 10器件中的Clock Region Assignment 2.3.3.2. 在 Intel® Arria® 10和旧器件系列中的Clock Region Assignment
2.5. Design Assistant设计规则检查 x
2.5.1. 设置Design Assistant 2.5.2. 编译期间运行Design Assistant 2.5.3. 在分析模式下运行Design Assistant 2.5.4. 从Design Assistant进行交叉探测 2.5.5. 管理Design Assistant规则 2.5.6. Design Assistant规则类别
2.5.2. 编译期间运行Design Assistant x
2.5.2.1. 打开Design Assistant Rule Help
2.5.3. 在分析模式下运行Design Assistant x
2.5.3.1. 从Chip Planner运行Design Assistant 2.5.3.2. 从Timing Analyzer运行Design Assistant
2.5.4. 从Design Assistant进行交叉探测 x
2.5.4.1. 从Design Assistant到 Timing Analyzer的交叉探测 2.5.4.2. 从Design Assistant到可视化工具的交叉探测
2.5.5. 管理Design Assistant规则 x
2.5.5.1. 更改每个规则的默认违反数量 2.5.5.2. 对特定的Compiler阶段使能规则 2.5.5.3. 对特定的Compiler阶段指定规则参数 2.5.5.4. 修改规则严重性级别 2.5.5.5. 在报告中过滤和隐藏规则违规 2.5.5.6. 放弃Design Assistant规则
2.5.5.5. 在报告中过滤和隐藏规则违规 x
2.5.5.5.1. Filter Options对话框
2.5.5.6. 放弃Design Assistant规则 x
2.5.5.6.1. 创建Design Assistant Waivers 2.5.5.6.2. 删除Design Assistant豁免 2.5.5.6.3. Design Assistant Waiver Tcl命令
2.5.5.6.3. Design Assistant Waiver Tcl命令 x
2.5.5.6.3.1. drc::add_waiver命令 2.5.5.6.3.2. drc::get_waivers命令 2.5.5.6.3.3. drc::report_waivers命令
3. 通过 Intel® Quartus® Prime软件管理亚稳态 x
3.1. Intel® Quartus® Prime软件中的亚稳态分析 3.2. 亚稳性和MTBF报告 3.3. MTBF优化 3.4. 减少亚稳效应(Reducing Metastability Effects) 3.5. 脚本支持 3.6. 管理亚稳性(Managing Metastability) 3.7. 通过 Intel® Quartus® Prime软件管理亚稳态修订历史 3.8. Intel® Quartus® Prime Pro Edition用户指南：设计建议归档
3.1. Intel® Quartus® Prime软件中的亚稳态分析 x
3.1.1. 数据同步寄存器链 3.1.2. 识别同步器进行亚稳性分析 3.1.3. 时序约束如何影响同步器的识别和亚稳性分析
3.2. 亚稳性和MTBF报告 x
3.2.1. 亚稳性报告 3.2.2. MTBF计算中的同步器数据翻转速率
3.2.1. 亚稳性报告 x
3.2.1.1. MTBF Summary报告 3.2.1.2. Synchronizer Summary报告 3.2.1.3. Timing Analyzer中的同步器链统计报告
3.2.1.1. MTBF Summary报告 x
3.2.1.1.1. 设计的典型和最坏情况MTBF 3.2.1.1.2. 同步器链(Synchronizer Chains) 3.2.1.1.3. 增加可用的稳定时间(Increasing Available Settling Time)
3.3. MTBF优化 x
3.3.1. 同步寄存器链长度
3.4. 减少亚稳效应(Reducing Metastability Effects) x
3.4.1. 对Timing Analyzer应用完整的以系统为中心的时序约束 3.4.2. 强制同步寄存器的识别 3.4.3. 设置同步器数据翻转速率 3.4.4. 在Fitting期间优化亚稳性 3.4.5. 增加要保护和优化的同步器的长度 3.4.6. 增加同步器中使用的级数 3.4.7. 选择一个更快的速度等级器件
3.5. 脚本支持 x
3.5.1. 识别同步器进行亚稳性分析 3.5.2. MTBF计算中的同步器数据翻转速率 3.5.3. report_metastability和Tcl命令 3.5.4. MTBF优化 3.5.5. 同步寄存器链长度
1. 推荐的HDL编码样式
2. 推荐的设计实践
3. 通过 Intel® Quartus® Prime软件管理亚稳态
A. Intel® Quartus® Prime Pro Edition用户指南

1.4.1.6. 具有新数据Read-During-Write行为的单时钟同步RAM

本节中的示例描述了RAM模块，其中read-during-write行为返回正在写入存储器地址的新值。

为了在目标器件中实现此行为，综合工具在RAM模块周围添加了旁路逻辑。如果RAM模块是设计关键路径的一部分，那么此旁路逻辑会增加设计的面积使用，并降低性能。如果在单端口模式下(相同的时钟，相同的读取地址和相同的写入地址)器件存储器支持新数据read-during-write行为，那么Verilog存储器模块不需要任何旁路逻辑。有关目标器件的规范，请参考相应的器件手册。

以下示例使用一个blocking assignment进行写操作，以便在中间分配数据。

具有新数据Read-During-Write行为的Verilog HDL，单时钟，简单双端口同步RAM

module single_clock_wr_ram(
    output reg [7:0] q,
    input [7:0] d,
    input [6:0] write_address, read_address,
    input we, clk
);
    reg [7:0] mem [127:0];

    always @ (posedge clk) begin
        if (we)
            mem[write_address] = d;
        q = mem[read_address]; // q does get d in this clock 
                               // cycle if we is high
    end
endmodule

具有新数据Read-During-Write行为的VHDL，单时钟，简单双端口同步RAM

LIBRARY ieee;
USE ieee.std_logic_1164.all;
ENTITY single_clock_ram IS
    PORT (
        clock: IN STD_LOGIC;
        data: IN STD_LOGIC_VECTOR (2 DOWNTO 0);
        write_address: IN INTEGER RANGE 0 to 31;
        read_address: IN INTEGER RANGE 0 to 31;
        we: IN STD_LOGIC;
        q: OUT STD_LOGIC_VECTOR (2 DOWNTO 0)
    );
END single_clock_ram;

ARCHITECTURE rtl OF single_clock_ram IS
    TYPE MEM IS ARRAY(0 TO 31) OF STD_LOGIC_VECTOR(2 DOWNTO 0);
    
BEGIN
    PROCESS (clock)
    VARIABLE ram_block: MEM;
    BEGIN
        IF (rising_edge(clock)) THEN
            IF (we = '1') THEN
                ram_block(write_address) := data;
            END IF;
            q <= ram_block(read_address); 
            -- VHDL semantics imply that q doesn't get data 
            -- in this clock cycle
        END IF;
    END PROCESS;
END rtl;

通过使用assign语句读取mem的地址并创建输出q，可以创建单时钟RAM。RTL本身描述了新数据read-during-write行为。但是，如果RAM输出为另一个层次结构中的寄存器提供数据，那么read-during-write会生成旧数据。如果综合工具无法确定所描述的行为(例如，当存储器提供一个硬分层分区边界时)，那么综合工具可能不会推断RAM模块。请避免这种类型的RTL。

避免具有不确定read-during-write行为的Verilog编码样式

reg [7:0] mem [127:0];
reg [6:0] read_address_reg;

always @ (posedge clk) begin
	if (we)
		mem[write_address] <= d;
	read_address_reg <= read_address;
end
assign q = mem[read_address_reg];

避免具有不确定read-during-write行为的VHDL编码样式

下面的示例使用一个并发信号分配来读取RAM，并表现出类似的行为。

ARCHITECTURE rtl OF single_clock_rw_ram IS
	TYPE MEM IS ARRAY(0 TO 31) OF STD_LOGIC_VECTOR(2 DOWNTO 0);
	SIGNAL ram_block: MEM;
	SIGNAL read_address_reg: INTEGER RANGE 0 to 31;
BEGIN
	PROCESS (clock)
	BEGIN
		IF (rising_edge(clock)) THEN
			IF (we = '1') THEN
				ram_block(write_address) <= data;
			END IF;
			read_address_reg <= read_address;
		END IF;
	END PROCESS;
	q <= ram_block(read_address_reg);
END rtl;
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