Arria 10 Avalon-MM DMA接口PCIe解决方案用户指南

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ID 683425
日期 10/31/2016
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1. 数据表 2. Avalon-MM DMA入门 3. 参数设置 4. Arria 10器件中Hard IP的物理布局 5. 寄存器 6. 错误处理 7. IP Core体系结构 8. 设计实现 A. 传输层数据包（TLP）头格式 B. Arria 10 Avalon-MM DMA接口PCIe解决方案用户指南存档 C. 修订历史
1. 数据表 x
1.1. Arria®10 Avalon-MM DMA接口PCIe数据表 1.2. 特性 1.3. 比较Avalon-ST，Avalon-MM和支持DMA的Avalon-MM接口 1.4. 发布信息 1.5. 器件系列支持 1.6. 设计实例 1.7. 调试功能 1.8. IP Core验证 1.9. 性能和资源利用 1.10. 建议的速度等级 1.11. 创建PCI Express设计
1.8. IP Core验证 x
1.8.1. 兼容性测试环境
2. Avalon-MM DMA入门 x
2.1. 生成Testbench 2.2. 在ModelSim中仿真实例设计 2.3. 运行门级（Gate-Level）仿真 2.4. 生成综合文件 2.5. 创建 Quartus® Prime项目 2.6. 编译设计 2.7. 单独例化时描述符控制器的连接性
2.1. 生成Testbench x
2.1.1. 了解仿真已生成文件 2.1.2. 了解仿真日志文件生成
3. 参数设置 x
3.1. 参数 3.2. Arria 10 Avalon-MM设置 3.3. 基地址寄存器（BAR）设置 3.4. 器件识别寄存器 3.5. PCI Express和PCI性能参数 3.6. 配置，调试，和扩展项 3.7. PHY特性 3.8. Arria®10 设计实例
3.1. 参数 x
3.1.1. 基于接口类型的RX缓冲分配可用选择
3.5. PCI Express和PCI性能参数 x
3.5.1. 器件性能 3.5.2. 错误报告 3.5.3. 链路性能 3.5.4. MSI和MSI-X Capabilities 3.5.5. 插槽性能 3.5.6. 电源管理 3.5.7. 供应商指定扩展性能（VSEC）
4. Arria 10器件中Hard IP的物理布局 x
4.1. Gen1，Gen2，Gen3数据速率的Channel和管脚布局 4.2. Gen1和Gen2数据速率的Channel布局和fPLL使用 4.3. Gen3数据速率的Channel布局，以及fPLL和ATX PLL的使用 4.4. PCI Express Gen3 Bank组使用限制
5. 寄存器 x
5.1. 配置空间寄存器与PCIe规范的一致性 5.2. Type 0配置空间寄存器 5.3. Type 1配置空间寄存器 5.4. PCI Express性能结构 5.5. Intel定义的VSEC寄存器 5.6. CvP寄存器 5.7. 不可纠正的内部错误掩码寄存器 5.8. 不可纠正的内部错误状态寄存器 5.9. 可纠正的内部错误掩码寄存器 5.10. 可纠正的内部错误状态寄存器 5.11. DMA描述符控制器寄存器 5.12. 控制寄存器访问（CRA）Avalon-MM从端口
5.11. DMA描述符控制器寄存器 x
5.11.1. 读DMA描述符控制器寄存器 5.11.2. 写DMA描述符控制器寄存器 5.11.3. 读DMA和写DMA描述符列表格式 5.11.4. 读DMA实例 5.11.5. 软件编程以同时读和写DMA
6. 错误处理 x
6.1. 物理层错误 6.2. 数据链路层错误 6.3. 事务层错误 6.4. 错误报告和数据中毒 6.5. 不可纠正和可纠正的错误状态位
7. IP Core体系结构 x
7.1. 顶层接口 7.2. 数据链路层 7.3. 物理层 7.4. Arria®10 Avalon-MM DMA用于PCI Express
7.1. 顶层接口 x
7.1.1. Avalon-MM DMA接口 7.1.2. 时钟和复位 7.1.3. 中断 7.1.4. PIPE
7.4. Arria®10 Avalon-MM DMA用于PCI Express x
7.4.1. 了解内部DMA描述符控制器 7.4.2. 了解外部DMA描述符控制器
8. 设计实现 x
8.1. 进行管脚约束以分配I/O标准到串行数据管脚 8.2. 建议的复位序列以避免链路训练问题 8.3. 创建SignalTap II调试文件以匹配设计层次 8.4. SDC时序约束
A. 传输层数据包（TLP）头格式 x
A.1. 带有数据负载的TLP数据包
C. 修订历史 x
C.1. 具有DMA的Avalon-MM接口文档修订历史
1. 数据表
2. Avalon-MM DMA入门
3. 参数设置
4. Arria 10器件中Hard IP的物理布局
5. 寄存器
6. 错误处理
7. IP Core体系结构
8. 设计实现
A. 传输层数据包（TLP）头格式
B. Arria 10 Avalon-MM DMA接口PCIe解决方案用户指南存档
C. 修订历史

5.11.2. 写DMA描述符控制器寄存器

以下表格介绍内部DMA描述符控制器中的寄存器。当外部例化DMA描述符控制器后，就可通过BAR访问这些寄存器。一定要把偏移添加到读控制器基地址中。当内部例化描述符控制器后，就通过BAR0访问这些寄存器。读控制器在偏移0x0100。

地址偏移

寄存器

访问权限

说明

0x0100

 RC Write Status and Descriptor Base (Low)

R/W

指定根复合存储器中读状态基址下32-bit及描述符列表。此地址必须位于32字节边界。编程位于偏移0x104的上32 bits后，内部软件必须编程此寄存器。要更改RC Write Status and Descriptor Base (Low)基地址，就必须用完RD_TABLE_SIZE指定的所有描述符。

0x0104

 RC Write Status and Descriptor Base (High)

R/W

指定根复合存储器中写状态基址上32-bit及描述符列表。在偏移0x100上编程此寄存器下32位以前，软件必须编程此寄存器。

0x0108

 EP Write Status and Descriptor FIFO Base (Low)

RW

在端点存储器写描述符列表中指定基址的下32-bit。Write DMA描述符控制器向根复合存储器请求描述符并把描述符写入该位置。此地址必定是通过Read DMA Avalon-MM主端口看到的描述符控制器Write描述符列表中Avalon-MM从端口的Avalon-MM地址。编程偏移0x10C的上32-bit寄存器后必须编程此寄存器。

0x010C

 EP Write Status and Descriptor FIFO Base (High)

RW

指定端点存储器中写描述符列表基地址上32位。读DMA从根复合存储器取回列表并把列表写入该位置。在偏移0x108上编程此寄存器下32-bit以前，软件必须编程此寄存器。

0x0110

WR_DMA_LAST_PTR

RW

读取时，返回所请求的最后一个描述符ID。如果无未处理的DMA请求或者DMA处于复位中，就返回一个值0xFF。

写入时，被写入时，指定所请求最后一个描述符的ID。读取值和写入值的不同在于待处理的描述符个数

例如，如果读取值为4，所请求的最后一个描述符就为4。要多指定5个描述符，软件应该把9写入RD_DMA_LAST_PTR寄存器。DMA就多执行5个描述符。

要获得读DMA记录中每个描述符的done位，编程此寄存器每次仅传输一个描述符。

到达WR_TABLE_SIZE后，Descriptor ID环回到0。

例如，如果RD_TABLE_SIZE值读为126，且您想再多执行3个描述符，软件必须写127，然后写1到RD_DMA_LAST_PTR寄存器中。

0x0114 WR_TABLE_SIZE

RW

 指定Read描述符列表的大小。根据描述符的代码设置-1。默认情况下，RD_TABLE_SIZE被设置为127。该值指定最后一个Descriptor ID。要更改RC Read Status and Descriptor Base (Low)基地址，必须用完RD_TABLE_SIZE指定的所有描述符。
0x0118 WR_CONTROL

RW

[31:1]已保留。

[0]Done。设置后，设置后，描述符控制器为状态列表里的每个描述符写Done位。完成最后一个描述符后，描述符控制器发送单个MSI中断。当最后一个描述符没有生成Done时，就由WR_DMA_LAST_PTR指定。

二级标题