Arria 10 Avalon-MM DMA接口PCIe解决方案用户指南

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ID 683425
日期 10/31/2016
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1. 数据表 2. Avalon-MM DMA入门 3. 参数设置 4. Arria 10器件中Hard IP的物理布局 5. 寄存器 6. 错误处理 7. IP Core体系结构 8. 设计实现 A. 传输层数据包（TLP）头格式 B. Arria 10 Avalon-MM DMA接口PCIe解决方案用户指南存档 C. 修订历史
1. 数据表 x
1.1. Arria®10 Avalon-MM DMA接口PCIe数据表 1.2. 特性 1.3. 比较Avalon-ST，Avalon-MM和支持DMA的Avalon-MM接口 1.4. 发布信息 1.5. 器件系列支持 1.6. 设计实例 1.7. 调试功能 1.8. IP Core验证 1.9. 性能和资源利用 1.10. 建议的速度等级 1.11. 创建PCI Express设计
1.8. IP Core验证 x
1.8.1. 兼容性测试环境
2. Avalon-MM DMA入门 x
2.1. 生成Testbench 2.2. 在ModelSim中仿真实例设计 2.3. 运行门级（Gate-Level）仿真 2.4. 生成综合文件 2.5. 创建 Quartus® Prime项目 2.6. 编译设计 2.7. 单独例化时描述符控制器的连接性
2.1. 生成Testbench x
2.1.1. 了解仿真已生成文件 2.1.2. 了解仿真日志文件生成
3. 参数设置 x
3.1. 参数 3.2. Arria 10 Avalon-MM设置 3.3. 基地址寄存器（BAR）设置 3.4. 器件识别寄存器 3.5. PCI Express和PCI性能参数 3.6. 配置，调试，和扩展项 3.7. PHY特性 3.8. Arria®10 设计实例
3.1. 参数 x
3.1.1. 基于接口类型的RX缓冲分配可用选择
3.5. PCI Express和PCI性能参数 x
3.5.1. 器件性能 3.5.2. 错误报告 3.5.3. 链路性能 3.5.4. MSI和MSI-X Capabilities 3.5.5. 插槽性能 3.5.6. 电源管理 3.5.7. 供应商指定扩展性能（VSEC）
4. Arria 10器件中Hard IP的物理布局 x
4.1. Gen1，Gen2，Gen3数据速率的Channel和管脚布局 4.2. Gen1和Gen2数据速率的Channel布局和fPLL使用 4.3. Gen3数据速率的Channel布局，以及fPLL和ATX PLL的使用 4.4. PCI Express Gen3 Bank组使用限制
5. 寄存器 x
5.1. 配置空间寄存器与PCIe规范的一致性 5.2. Type 0配置空间寄存器 5.3. Type 1配置空间寄存器 5.4. PCI Express性能结构 5.5. Intel定义的VSEC寄存器 5.6. CvP寄存器 5.7. 不可纠正的内部错误掩码寄存器 5.8. 不可纠正的内部错误状态寄存器 5.9. 可纠正的内部错误掩码寄存器 5.10. 可纠正的内部错误状态寄存器 5.11. DMA描述符控制器寄存器 5.12. 控制寄存器访问（CRA）Avalon-MM从端口
5.11. DMA描述符控制器寄存器 x
5.11.1. 读DMA描述符控制器寄存器 5.11.2. 写DMA描述符控制器寄存器 5.11.3. 读DMA和写DMA描述符列表格式 5.11.4. 读DMA实例 5.11.5. 软件编程以同时读和写DMA
6. 错误处理 x
6.1. 物理层错误 6.2. 数据链路层错误 6.3. 事务层错误 6.4. 错误报告和数据中毒 6.5. 不可纠正和可纠正的错误状态位
7. IP Core体系结构 x
7.1. 顶层接口 7.2. 数据链路层 7.3. 物理层 7.4. Arria®10 Avalon-MM DMA用于PCI Express
7.1. 顶层接口 x
7.1.1. Avalon-MM DMA接口 7.1.2. 时钟和复位 7.1.3. 中断 7.1.4. PIPE
7.4. Arria®10 Avalon-MM DMA用于PCI Express x
7.4.1. 了解内部DMA描述符控制器 7.4.2. 了解外部DMA描述符控制器
8. 设计实现 x
8.1. 进行管脚约束以分配I/O标准到串行数据管脚 8.2. 建议的复位序列以避免链路训练问题 8.3. 创建SignalTap II调试文件以匹配设计层次 8.4. SDC时序约束
A. 传输层数据包（TLP）头格式 x
A.1. 带有数据负载的TLP数据包
C. 修订历史 x
C.1. 具有DMA的Avalon-MM接口文档修订历史
1. 数据表
2. Avalon-MM DMA入门
3. 参数设置
4. Arria 10器件中Hard IP的物理布局
5. 寄存器
6. 错误处理
7. IP Core体系结构
8. 设计实现
A. 传输层数据包（TLP）头格式
B. Arria 10 Avalon-MM DMA接口PCIe解决方案用户指南存档
C. 修订历史

3.1. 参数

本章节为所有Arria 10 Hard IP for PCI Express IP参数提供参考。
表 12.  系统设置

参数

值

说明

Application Interface Type

Avalon-ST

Avalon-MM

Avalon-MM with DMA

Avalon-ST with SR-IOV 		选择连接到应用层的接口。
Hard IP mode Gen3x8, Interface: 256-bit, 250 MHz Gen3x4, Interface: 256-bit, 125 MHz Gen3x4, Interface: 128-bit, 250 MHz Gen3x2, Interface: 128-bit, 125 MHz Gen3x2, Interface: 64-bit, 250 MHz Gen3x1, Interface: 64-bit, 125 MHz Gen2x8, Interface: 256-bit, 125 MHz Gen2x8, Interface: 128-bit, 250 MHz Gen2x4, Interface: 128-bit, 125 MHz Gen2x2, Interface: 64-bit, 125 MHz Gen2x4, Interface: 64-bit, 250 MHz Gen2x1, Interface: 64-bit, 125 MHz Gen1x8, Interface: 128-bit, 125 MHz Gen1x8, Interface: 64-bit, 250 MHz Gen1x4, Interface: 64-bit, 125 MHz Gen1x2, Interface: 64-bit, 125 MHz Gen1x1, Interface: 64-bit, 125 MHz Gen1x1, Interface: 64-bit, 62.5 MHz 选择以下元件：
  • lane数据速率。支持Gen1，Gen2，和Gen3
  • FPGA架构中硬核IP事务层与已实现应用层之间数据接口的宽度
  • 应用层接口频率

Avalon-ST with SR-IOV 接口仅支持256-bit模式。

Port type

Native Endpoint

Root Port

指定端口类型。

端点将参数储存于Type 0配置空间。根端口将参数储存于Type 1配置空间。

根端口不支持带有DMA的Avalon-MM接口。

Avalon-ST with SR-IOV 接口仅支持Native Endpoint操作。

RX Buffer credit allocation -performance for received requests

Minimum

Low

Balanced

High

Maximum

决定posted头（header）信用，posted数据信用，non-posted头信用，完成头信用，和16 KB RX缓冲器中完成数据信用的分配。可通过此设置调节信用分配从而优化您的系统。

所选设置信用分配显示于Message窗口中。Message窗口根据您选择地改变而动态更新Posted，Non-Posted Header和数据，及Completion Headers和数据的信用数。

请参阅吞吐量优化章节，了解更多关于优化您设计的信息。

请参阅以下基于接口类型的可用RX缓冲器分配选择内容，了解这些基于接口类型的设计的可用性。

Minimum—以PCIe规范允许的最小量配置non-posted和posted请求信用，并保留大部分的RX缓冲器空间用于已接收的完成头（completion header）及数据。为应用逻辑生成许多读请求，但仅极少接收PCIe链路单个请求的variation选择该选项。

Low—为non-posted和posted请求信用配置稍微大量的RX缓冲空间，但仍把大部分空间专用于已接收完成头和数据。为应用逻辑生成许多读请求，但仅极少接收PCIe链路单个请求的variation选择该选项。建议为通用端点应用（位于端点应用层逻辑中DMA引擎生成大部分PCIe数据流量）选择该项。

Balanced—配置大约一半的RX缓冲器空间给已接收请求，另一半RX缓冲器空间配置给已接收完成。为已接收请求和已接收完成基本一样多的variation选择此选项。

High—为已接收请求配置大部分的RX缓冲器空间并分配稍大于最小量的空间给已接收完成。当大部分PCIe请求由PCIe链路的另一端生成且局部应用层逻辑仅偶尔生成少量读请求时，选择该项。建议此选项用于一般根端口应用（由位于端点的DMA引擎在该一般根端口应用中生成大部分PCIe数据流量）。

Maximum—以PCIe规范允许的最小量配置完成空间，保留大部分RX缓冲空间给已接收请求。当大部分PCIe请求由PCIe链路的另一端生成且本地应用层逻辑从不或仅偶尔生成少量读请求时，选择该项。建议此选项用于控制和状态端点应用（控制和状态端点应用自身不生成PCIe请求，而只作为根复合体读和写请求的目标）。

RX Buffer completion credits Header credits, Data credits 显示从信用分配参数得出的16KB RX缓冲器中完成信用的数量。每个头信用为16 bytes。每个数据信用为20 bytes。
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