Arria 10 Avalon-MM DMA接口PCIe解决方案用户指南

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ID 683425
日期 10/31/2016
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1. 数据表 2. Avalon-MM DMA入门 3. 参数设置 4. Arria 10器件中Hard IP的物理布局 5. 寄存器 6. 错误处理 7. IP Core体系结构 8. 设计实现 A. 传输层数据包（TLP）头格式 B. Arria 10 Avalon-MM DMA接口PCIe解决方案用户指南存档 C. 修订历史
1. 数据表 x
1.1. Arria®10 Avalon-MM DMA接口PCIe数据表 1.2. 特性 1.3. 比较Avalon-ST，Avalon-MM和支持DMA的Avalon-MM接口 1.4. 发布信息 1.5. 器件系列支持 1.6. 设计实例 1.7. 调试功能 1.8. IP Core验证 1.9. 性能和资源利用 1.10. 建议的速度等级 1.11. 创建PCI Express设计
1.8. IP Core验证 x
1.8.1. 兼容性测试环境
2. Avalon-MM DMA入门 x
2.1. 生成Testbench 2.2. 在ModelSim中仿真实例设计 2.3. 运行门级（Gate-Level）仿真 2.4. 生成综合文件 2.5. 创建 Quartus® Prime项目 2.6. 编译设计 2.7. 单独例化时描述符控制器的连接性
2.1. 生成Testbench x
2.1.1. 了解仿真已生成文件 2.1.2. 了解仿真日志文件生成
3. 参数设置 x
3.1. 参数 3.2. Arria 10 Avalon-MM设置 3.3. 基地址寄存器（BAR）设置 3.4. 器件识别寄存器 3.5. PCI Express和PCI性能参数 3.6. 配置，调试，和扩展项 3.7. PHY特性 3.8. Arria®10 设计实例
3.1. 参数 x
3.1.1. 基于接口类型的RX缓冲分配可用选择
3.5. PCI Express和PCI性能参数 x
3.5.1. 器件性能 3.5.2. 错误报告 3.5.3. 链路性能 3.5.4. MSI和MSI-X Capabilities 3.5.5. 插槽性能 3.5.6. 电源管理 3.5.7. 供应商指定扩展性能（VSEC）
4. Arria 10器件中Hard IP的物理布局 x
4.1. Gen1，Gen2，Gen3数据速率的Channel和管脚布局 4.2. Gen1和Gen2数据速率的Channel布局和fPLL使用 4.3. Gen3数据速率的Channel布局，以及fPLL和ATX PLL的使用 4.4. PCI Express Gen3 Bank组使用限制
5. 寄存器 x
5.1. 配置空间寄存器与PCIe规范的一致性 5.2. Type 0配置空间寄存器 5.3. Type 1配置空间寄存器 5.4. PCI Express性能结构 5.5. Intel定义的VSEC寄存器 5.6. CvP寄存器 5.7. 不可纠正的内部错误掩码寄存器 5.8. 不可纠正的内部错误状态寄存器 5.9. 可纠正的内部错误掩码寄存器 5.10. 可纠正的内部错误状态寄存器 5.11. DMA描述符控制器寄存器 5.12. 控制寄存器访问（CRA）Avalon-MM从端口
5.11. DMA描述符控制器寄存器 x
5.11.1. 读DMA描述符控制器寄存器 5.11.2. 写DMA描述符控制器寄存器 5.11.3. 读DMA和写DMA描述符列表格式 5.11.4. 读DMA实例 5.11.5. 软件编程以同时读和写DMA
6. 错误处理 x
6.1. 物理层错误 6.2. 数据链路层错误 6.3. 事务层错误 6.4. 错误报告和数据中毒 6.5. 不可纠正和可纠正的错误状态位
7. IP Core体系结构 x
7.1. 顶层接口 7.2. 数据链路层 7.3. 物理层 7.4. Arria®10 Avalon-MM DMA用于PCI Express
7.1. 顶层接口 x
7.1.1. Avalon-MM DMA接口 7.1.2. 时钟和复位 7.1.3. 中断 7.1.4. PIPE
7.4. Arria®10 Avalon-MM DMA用于PCI Express x
7.4.1. 了解内部DMA描述符控制器 7.4.2. 了解外部DMA描述符控制器
8. 设计实现 x
8.1. 进行管脚约束以分配I/O标准到串行数据管脚 8.2. 建议的复位序列以避免链路训练问题 8.3. 创建SignalTap II调试文件以匹配设计层次 8.4. SDC时序约束
A. 传输层数据包（TLP）头格式 x
A.1. 带有数据负载的TLP数据包
C. 修订历史 x
C.1. 具有DMA的Avalon-MM接口文档修订历史
1. 数据表
2. Avalon-MM DMA入门
3. 参数设置
4. Arria 10器件中Hard IP的物理布局
5. 寄存器
6. 错误处理
7. IP Core体系结构
8. 设计实现
A. 传输层数据包（TLP）头格式
B. Arria 10 Avalon-MM DMA接口PCIe解决方案用户指南存档
C. 修订历史

1.3. 比较Avalon-ST，Avalon-MM和支持DMA的Avalon-MM接口

表 3.  全部Hard IP for PCI Express IP Core的特性比较此表格比较三种主流的Hard IP for PCI Express IP Core。请参阅 Arria 10支持SR-IOV的Avalon-ST接口PCIe解决方案用户指南了解此variant的特性。

特性

Avalon-ST接口

Avalon-MM接口

Avalon-MM DMA

IP Core许可证

免费

免费

免费

本地端点

支持

支持

支持

根端口

支持

支持

支持

Gen1

×1、×2、×4、×8

×1、×2、×4、×8

x8

Gen2

×1、×2、×4、×8

×1、×2、×4、×8

×4, ×8

Gen3

×1、×2、×4、×8

×1、×2、×4

×2, ×4, ×8

64-bit应用层接口

支持

支持

不支持

128-bit应用层接口

支持

支持

支持

256‑bit应用层接口

支持

支持

支持

最大有效负载量

128、256、512、1024、2048 bytes

128, 256 bytes

128, 256 bytes

支持non-posted请求的 tag数

256

8

16或256

自动处理无序完成（对应用层透明）

不支持

支持

支持

自动处理跨4 KB地址边界请求（对应用层透明）

不支持

支持

支持

PIPE接口信号的极性反转

支持

支持

支持

MSI请求数

1、2、4、8、16、或32

1、2、4、8、16、或32

1、2、4、8、16、或32

MSI-X

支持

支持

支持

Legacy中断

支持

支持

支持

扩展ROM

支持

不支持

不支持

PCIe分岔（PCIe bifurcation） 不支持 不支持 不支持
表 4.  比较全部Hard IP for PCI Express IP Core的TLP支持此表格比较了Hard IP for PCI Express IP内核variant可发送的TLP类型。每个条目表示该TLP类型是否可通过端点（EP），根端口（RP），或（EP/RP）两者皆可（发送）。对于Avalon-MM DMA接口，软件应用编程一个描述符控制器以指定主机和IP存储器之间的DMA传输。Read DMA Avalon-MM主端口和Write DMA Avalon-MM主端口分别发送读和写TLP。可选的TX Slave模块支持信号，non-bursting Memory Write TLP，发送状态更新到主机。

TLP （发送支持）

Avalon-ST接口

Avalon-MM接口

Avalon-MM DMA

存储器读请求（Mrd） EP/RP EP/RP EP/RP

（Read DMA Avalon-MM Master）
存储器读锁定请求（MRdLk） EP/RP   不支持
存储器写请求（MWr） EP/RP EP/RP EP/RP

（Write DMA Avalon-MM Master）

（TX Slave - 可选）
I/O读请求（IORd） EP/RP EP/RP 不支持
I/O写请求（IOWr） EP/RP EP/RP 不支持
Config Type 0读请求（CfgRd0） RP RP 不支持
Config Type 0写请求（CfgWr0） RP RP 不支持
Config Type 1读请求（CfgRd1） RP RP 不支持
Config Type 1写请求（CfgWr1） RP RP 不支持
消息请求（Msg） EP/RP 不支持 不支持
带数据的消息请求（MsgD） EP/RP 不支持 不支持
完成（Cpl） EP/RP EP/RP EP/RP

（Read & Write DMA Avalon-MM Masters）

带数据的完成（CplD） EP/RP 不支持 EP/RP

（Read & Write DMA Avalon-MM Masters）

完成已锁定（CplLk） EP/RP 不支持 不支持
带数据的完成锁定（CplDLk） EP/RP 不支持 不支持
提取以及添加AtomicOp请求（FetchAdd） EP 不支持 不支持

Arria®10 Avalon-MM DMA Interface for PCIe解决方案用户指南解释如何使用此IP内核而未介绍PCI Express协议。但这两方面必然存在重叠之处，所以使用本文档时必须结合对PCI Express Base Specification的了解。

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