Arria 10 Avalon-MM DMA接口PCIe解决方案用户指南

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ID 683425
日期 10/31/2016
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1. 数据表 2. Avalon-MM DMA入门 3. 参数设置 4. Arria 10器件中Hard IP的物理布局 5. 寄存器 6. 错误处理 7. IP Core体系结构 8. 设计实现 A. 传输层数据包（TLP）头格式 B. Arria 10 Avalon-MM DMA接口PCIe解决方案用户指南存档 C. 修订历史
1. 数据表 x
1.1. Arria®10 Avalon-MM DMA接口PCIe数据表 1.2. 特性 1.3. 比较Avalon-ST，Avalon-MM和支持DMA的Avalon-MM接口 1.4. 发布信息 1.5. 器件系列支持 1.6. 设计实例 1.7. 调试功能 1.8. IP Core验证 1.9. 性能和资源利用 1.10. 建议的速度等级 1.11. 创建PCI Express设计
1.8. IP Core验证 x
1.8.1. 兼容性测试环境
2. Avalon-MM DMA入门 x
2.1. 生成Testbench 2.2. 在ModelSim中仿真实例设计 2.3. 运行门级（Gate-Level）仿真 2.4. 生成综合文件 2.5. 创建 Quartus® Prime项目 2.6. 编译设计 2.7. 单独例化时描述符控制器的连接性
2.1. 生成Testbench x
2.1.1. 了解仿真已生成文件 2.1.2. 了解仿真日志文件生成
3. 参数设置 x
3.1. 参数 3.2. Arria 10 Avalon-MM设置 3.3. 基地址寄存器（BAR）设置 3.4. 器件识别寄存器 3.5. PCI Express和PCI性能参数 3.6. 配置，调试，和扩展项 3.7. PHY特性 3.8. Arria®10 设计实例
3.1. 参数 x
3.1.1. 基于接口类型的RX缓冲分配可用选择
3.5. PCI Express和PCI性能参数 x
3.5.1. 器件性能 3.5.2. 错误报告 3.5.3. 链路性能 3.5.4. MSI和MSI-X Capabilities 3.5.5. 插槽性能 3.5.6. 电源管理 3.5.7. 供应商指定扩展性能（VSEC）
4. Arria 10器件中Hard IP的物理布局 x
4.1. Gen1，Gen2，Gen3数据速率的Channel和管脚布局 4.2. Gen1和Gen2数据速率的Channel布局和fPLL使用 4.3. Gen3数据速率的Channel布局，以及fPLL和ATX PLL的使用 4.4. PCI Express Gen3 Bank组使用限制
5. 寄存器 x
5.1. 配置空间寄存器与PCIe规范的一致性 5.2. Type 0配置空间寄存器 5.3. Type 1配置空间寄存器 5.4. PCI Express性能结构 5.5. Intel定义的VSEC寄存器 5.6. CvP寄存器 5.7. 不可纠正的内部错误掩码寄存器 5.8. 不可纠正的内部错误状态寄存器 5.9. 可纠正的内部错误掩码寄存器 5.10. 可纠正的内部错误状态寄存器 5.11. DMA描述符控制器寄存器 5.12. 控制寄存器访问（CRA）Avalon-MM从端口
5.11. DMA描述符控制器寄存器 x
5.11.1. 读DMA描述符控制器寄存器 5.11.2. 写DMA描述符控制器寄存器 5.11.3. 读DMA和写DMA描述符列表格式 5.11.4. 读DMA实例 5.11.5. 软件编程以同时读和写DMA
6. 错误处理 x
6.1. 物理层错误 6.2. 数据链路层错误 6.3. 事务层错误 6.4. 错误报告和数据中毒 6.5. 不可纠正和可纠正的错误状态位
7. IP Core体系结构 x
7.1. 顶层接口 7.2. 数据链路层 7.3. 物理层 7.4. Arria®10 Avalon-MM DMA用于PCI Express
7.1. 顶层接口 x
7.1.1. Avalon-MM DMA接口 7.1.2. 时钟和复位 7.1.3. 中断 7.1.4. PIPE
7.4. Arria®10 Avalon-MM DMA用于PCI Express x
7.4.1. 了解内部DMA描述符控制器 7.4.2. 了解外部DMA描述符控制器
8. 设计实现 x
8.1. 进行管脚约束以分配I/O标准到串行数据管脚 8.2. 建议的复位序列以避免链路训练问题 8.3. 创建SignalTap II调试文件以匹配设计层次 8.4. SDC时序约束
A. 传输层数据包（TLP）头格式 x
A.1. 带有数据负载的TLP数据包
C. 修订历史 x
C.1. 具有DMA的Avalon-MM接口文档修订历史
1. 数据表
2. Avalon-MM DMA入门
3. 参数设置
4. Arria 10器件中Hard IP的物理布局
5. 寄存器
6. 错误处理
7. IP Core体系结构
8. 设计实现
A. 传输层数据包（TLP）头格式
B. Arria 10 Avalon-MM DMA接口PCIe解决方案用户指南存档
C. 修订历史

5.11.4. 读DMA实例

本实例将3个数据块从系统存储器移动到Avalon-MM address space. 地址空间。在嵌入式CPU上运行的主机软件分配存储器并在系统存储器中创建描述符列表。

本实例使用的地址位于 <install_dir>/ ip/altera/altera_pcie/altera_pcie_<dev>_ed/example_design/<dev>目录的Qsys设计实例，ep_g3x8_avmm256_integrated.qsys中。

下图介绍PCIe和Avalon-MM地址空间中数据块的位置和大小，以及描述符列表格式。此实例中，RD_TABLE_SIZE的值为127。

图 29. 通过读DMA，把数据块从PCIe地址空间传输到Avalon-MM地址空间。

假设描述符列表包含128个条目。 状态列表优先于存储器中各种数量的描述符。读和写状态，以及描述符列表分别位于RC Read Descriptor Base Register和RC Write Descriptor Base Register指定的地址。

图 30. 描述符列表格式
  1. 计算所需的存储器分配：
    1. 状态列表中每个条目是4 bytes。128个条目需要存储器的512 bytes。
    2. 每个描述符是32 bytes。3个描述符需要存储器的96 bytes。
    状态和描述符列表共需分配存储器608 bytes。
  2. 在PCI Express地址空间中分配存储器的608 bytes。
    此实例中所分配的存储器起始地址为0xF000_0000。将此地址编程到根复合读状态以及描述符基地址寄存器中。
  3. 在PCI Express地址空间创建描述符列表。由于状态列表先于描述符被储存，于是首个描述符被储存在：0xF000_0000 + 0x200 = 0xF000_0200。
    1. 编程0x0000_0000到描述符0的源地址0xF000_0204中。
      这是源地址的上32 bits。
    2. 编程 0x1000_0000到描述符0的源地址0xF000_0200中。
      这是源地址的下32 bits。
    3. 编程0x0000_0000到描述符0的目的地址0xF000_020C中。
      这是目的地址的上32 bits。
    4. 编程0x5000_0000到描述符0的目的地址0xF000_0208中。
      这是目的地址的下32 bits。
      通过这四个步骤把存储器64KB块的Avalon-MM目的地址编程到描述符列表。
    5. 编程0x0000_4000到0xF000_0210以传输描述符ID 0数据的16K dword （64 KB）。
  4. 为第二数据块重复此流程：
    1. 编程0x0000_0000到源地址0xF000_0224。
    2. 编程0x2000_0000到源地址0xF000_0220。
    3. 编程0x0000_0000到目的地址0xF000_022C。
    4. 编程0x0001_0000到目的地址0xF000_0228。
    5. 编程0x0004_2000到0xF000_0230以传输描述符ID 1数据的8K dword （32 KB）。
  5. 为第三数据块重复此流程：
    1. 编程0x0000_0001到源地址0xF000_0244。
    2. 编程0x2000_0000到源地址0xF000_0240。
    3. 编程0x0000_0000到目的地址0xF000_024C。
    4. 编程0x1000_00 00到目的地址0xF000_0248。
    5. 编程0x0008_1000到0xF000_0250以传输描述符ID 2数据的4K dword (16 KB)。
    下图显示了完成编程后描述符列表中的值。
    图 31. 描述符列表格式
  6. 使用PCI Express系统存储器地址空间状态地址和描述符列表地址编程DMA描述符控制器。如果是内部DMA描述符，就通过组合BAR0和BAR1访问这些寄存器，因为此实例使用64-bit地址。DMA读控制寄存器起始于偏移0x0000。写DMA控制寄存器起始于偏移0x0100。
    1. 编程0x0000_0000到偏移0x0000_0004。
      此为存储状态和描述符列表的PCIe系统存储器的上32 bits。
    2. 编程0xF000_0000到偏移0x0000_0000。
      此为存储状态和描述符列表的PCIe存储器地址的下32 bits。读DMA自动添加一个0x200的偏移到该值，以开启基于存储器状态列表的描述符副本。
  7. 通过片上FIFO地址编程DMA描述符控制器。描述符控制器将从该地址复制状态和描述符列表。
    1. 编程0x0000_0000到偏移0x0000_000C
      此为 Avalon-MM地址域中片上FIFO地址的上32 bits。
    2. 编程0x0100_0000到偏移0x0000_0008。
      此为片上FIFO地址的下32位。它是内部片上FIFO的地址，同时也是透过RX Master所见到描述符控制器的一部分。
      图 32. 片上FIFO的地址
  8. 编程描述符控制器RD_DMA_LAST_PTR寄存器。
    由此步骤开启DMA。完成3个描述符后也由它指定需要被更新的状态dword。

    • – 将最后一个描述符单独更新为done位，并编程0x2到偏移0x0000_0010。描述符控制器处理完全部3个描述符并在状态列表中的0xF000_0008写done位。

    • – 要把全部3个描述符更新为 done 位，使用值0，1，2三次编程地址0x0000_0010 RD_DMA_LAST_PTR。描述符控制器为地址0xF000_0000， 0xF000_0004，及0xF000_0008设置done 位。如果系统支持无序读完成，则描述符控制器可能会无序完成描述符。在这样的系统中，您必须采用这样的方法为每个描述符请求done 状态。软件必须查看每个描述符的done状态。
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