Arria 10 Avalon-MM DMA接口PCIe解决方案用户指南

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ID 683425
日期 10/31/2016
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1. 数据表 2. Avalon-MM DMA入门 3. 参数设置 4. Arria 10器件中Hard IP的物理布局 5. 寄存器 6. 错误处理 7. IP Core体系结构 8. 设计实现 A. 传输层数据包（TLP）头格式 B. Arria 10 Avalon-MM DMA接口PCIe解决方案用户指南存档 C. 修订历史
1. 数据表 x
1.1. Arria®10 Avalon-MM DMA接口PCIe数据表 1.2. 特性 1.3. 比较Avalon-ST，Avalon-MM和支持DMA的Avalon-MM接口 1.4. 发布信息 1.5. 器件系列支持 1.6. 设计实例 1.7. 调试功能 1.8. IP Core验证 1.9. 性能和资源利用 1.10. 建议的速度等级 1.11. 创建PCI Express设计
1.8. IP Core验证 x
1.8.1. 兼容性测试环境
2. Avalon-MM DMA入门 x
2.1. 生成Testbench 2.2. 在ModelSim中仿真实例设计 2.3. 运行门级（Gate-Level）仿真 2.4. 生成综合文件 2.5. 创建 Quartus® Prime项目 2.6. 编译设计 2.7. 单独例化时描述符控制器的连接性
2.1. 生成Testbench x
2.1.1. 了解仿真已生成文件 2.1.2. 了解仿真日志文件生成
3. 参数设置 x
3.1. 参数 3.2. Arria 10 Avalon-MM设置 3.3. 基地址寄存器（BAR）设置 3.4. 器件识别寄存器 3.5. PCI Express和PCI性能参数 3.6. 配置，调试，和扩展项 3.7. PHY特性 3.8. Arria®10 设计实例
3.1. 参数 x
3.1.1. 基于接口类型的RX缓冲分配可用选择
3.5. PCI Express和PCI性能参数 x
3.5.1. 器件性能 3.5.2. 错误报告 3.5.3. 链路性能 3.5.4. MSI和MSI-X Capabilities 3.5.5. 插槽性能 3.5.6. 电源管理 3.5.7. 供应商指定扩展性能（VSEC）
4. Arria 10器件中Hard IP的物理布局 x
4.1. Gen1，Gen2，Gen3数据速率的Channel和管脚布局 4.2. Gen1和Gen2数据速率的Channel布局和fPLL使用 4.3. Gen3数据速率的Channel布局，以及fPLL和ATX PLL的使用 4.4. PCI Express Gen3 Bank组使用限制
5. 寄存器 x
5.1. 配置空间寄存器与PCIe规范的一致性 5.2. Type 0配置空间寄存器 5.3. Type 1配置空间寄存器 5.4. PCI Express性能结构 5.5. Intel定义的VSEC寄存器 5.6. CvP寄存器 5.7. 不可纠正的内部错误掩码寄存器 5.8. 不可纠正的内部错误状态寄存器 5.9. 可纠正的内部错误掩码寄存器 5.10. 可纠正的内部错误状态寄存器 5.11. DMA描述符控制器寄存器 5.12. 控制寄存器访问（CRA）Avalon-MM从端口
5.11. DMA描述符控制器寄存器 x
5.11.1. 读DMA描述符控制器寄存器 5.11.2. 写DMA描述符控制器寄存器 5.11.3. 读DMA和写DMA描述符列表格式 5.11.4. 读DMA实例 5.11.5. 软件编程以同时读和写DMA
6. 错误处理 x
6.1. 物理层错误 6.2. 数据链路层错误 6.3. 事务层错误 6.4. 错误报告和数据中毒 6.5. 不可纠正和可纠正的错误状态位
7. IP Core体系结构 x
7.1. 顶层接口 7.2. 数据链路层 7.3. 物理层 7.4. Arria®10 Avalon-MM DMA用于PCI Express
7.1. 顶层接口 x
7.1.1. Avalon-MM DMA接口 7.1.2. 时钟和复位 7.1.3. 中断 7.1.4. PIPE
7.4. Arria®10 Avalon-MM DMA用于PCI Express x
7.4.1. 了解内部DMA描述符控制器 7.4.2. 了解外部DMA描述符控制器
8. 设计实现 x
8.1. 进行管脚约束以分配I/O标准到串行数据管脚 8.2. 建议的复位序列以避免链路训练问题 8.3. 创建SignalTap II调试文件以匹配设计层次 8.4. SDC时序约束
A. 传输层数据包（TLP）头格式 x
A.1. 带有数据负载的TLP数据包
C. 修订历史 x
C.1. 具有DMA的Avalon-MM接口文档修订历史
1. 数据表
2. Avalon-MM DMA入门
3. 参数设置
4. Arria 10器件中Hard IP的物理布局
5. 寄存器
6. 错误处理
7. IP Core体系结构
8. 设计实现
A. 传输层数据包（TLP）头格式
B. Arria 10 Avalon-MM DMA接口PCIe解决方案用户指南存档
C. 修订历史

C.1. 具有DMA的Avalon-MM接口文档修订历史

日期

版本

修订内容

2016年10月 16.1 IP内核修订内容如下：
  • 提高了用于128-和256-bit的最大DMA传输到1 MB。
  • 时序模块最终用于大多数Arria 10器件封装。但某些具有扩展温度范围的军事和汽车速度级别除外。

用户指南修订内容如下：

  • 将test_in[31:0] 的建议值从0xa8更改为0x188。
  • 删除了关于连接pin_perst的建议。这些建议不适用于 Arria® 10器件。
  • 纠正了全部Hard IP for PCI Express IP Core的特性比较列表中所支持的标签数。
  • 增加了PCIe分岔 （bifurcation）到全部Hard IP for PCI Express IP Core的特性比较 列表中。不支持PCIe分岔。
  • 删除了不可用的DMA模块Linux软件驱动器参考资料。
  • 增加了涵盖设计实例限制的部分。
  • 增加了-3到 125 MHz接口的建议速度等级。
2016年5月 16.0

重新设计的应用层128-bit接口为片上和外部存储器持续提供高吞吐量。

Getting Started with the Avalon-MM DMA Endpoint 章节中，更改了在Arria 10 GX FPGA套件-Production（非ES2）版本中指定10AX115S2F45I1SG器件的指令。

为 Quartus® Prime Pro Edition软件添加了关于OpenCore Plus IP评估的支持。

为Gen3 PIPE模式添加了使用ModelSim，VCS，和NCSim仿真器的仿真支持。

添加了基础 SignalTap® 逻辑分析器文件的自动生成以助于调试。

修订了支持DMA的Avalon-MM IP内核体系结构中关于DMA描述符控制器的讨论。

修订了Read DMA Example以反映256-bit接口当前最大传输量为64 KB。该实例现对应<install_dir>中提供的设计实例。

更新了Physical Layout of Hard IP in Arria 10 Devices中的图示以包含更多关于收发器bank和channel限制的细节。

添加了Vendor Specific Extended Capability (VSEC) Revision和User Device or Board Type ID register from the Vendor Specific Extended Capability:到GUI组件VSEC选项卡。

删除了Arria 10 PCI Express Quick Start Guide章节。该章节未提供DMA的功能性。

更正了关于写描述符Avalon-MM从端口的说明。

添加了之前版本中缺少的Vendor Specific Extended Capability (VSEC) 参数说明。

添加了关于Gen3 ES3器件bank组的收发器用途布局限制。

删除了-3速率级器件的支持。

添加了附录罗列本用户指南之前的版本。

更正了细微错误及错别字。
2015年11月 15.1 修订内容如下：
  • 添加了256个选项卡支持以在高延迟设计中提高吞吐量。
  • 添加了RX完成缓冲器上溢监控支持。
  • 为提高性能且减少内部缓冲器的要求，限制了描述符大小为8 KB。
  • 重新设计了GUI组件。
  • 添加了新的设计实例选项卡，可用来生成设计实例并下载到Altera Arria 10 GX FPGA开发套件。
  • 删除了RX缓冲器分配参数中的参数值High和Maximum。Avalon-MM接口不支持这些值。
  • 完善了npor的定义。
  • 更正了资源利用率。
  • 阐明了更改RC Read Status and Descriptor Base (Low)和RC Write Status and Descriptor Base (Low)寄存器基地址前的必要条件。
  • 为单个dword写添加了立即写模式。此数据储存在WR_RC_LOW_SRC_ADDR 寄存器中。DMA描述符新的Immediate Write Mode位控制该功能。
  • 更正了TLP Support Comparison for all Hard IP for PCI Express IP Cores条目。仅支持带数据/不带数据的完成用于Avalon-MM DMA接口。不支持带请求/不带请求的消息用于Avalon-MM接口。
  • 为Avalon-MM DMA Bridge with Internal Descriptor Controller和Avalon-MM DMA Bridge with External Descriptor Controller图示添加了可选的硬核IP状态总线信号。
2015年6月 15.0 在 Physical Layout of Hard IP in Arria 10 Devices中添加了注释以解释Arria 10设计约束的要求： 如果用Gen3 x4或Gen3 x8 IP内核配置器件一侧的下HIP，且在器件同侧的上HIP也用Gen3 IP内核配置，那么上HIP必须通过x4或x8 IP内核配置。
2015年5月 15.0 用户指南修订内容如下：
  • 在Interface System Settings中添加了Enable Hard IP Status Bus when using the AVMM interface参数。IP内核15.0或更新版本中有此参数。
2015年5月 15.0
  • 添加了Enable Altera Debug Master Endpoint (ADME)参数以支持可选Native PHY寄存器通过Altera System Console进行编程。
  • 添加了高达4 KB负载的下游突发读请求支持，如果已开启参数编辑器中的Enable burst capability for RXM BAR2 port。以前的最大下游读请求负载为512字节。请参阅Arria10 Avalon-MM DMA用于PCI Express.
  • 在Device Capabilities话题中，更正了Maximum payload size参数允许用于Avalon-MM DMA IP内核variation的值。
  • 更改所支持的variation以支持Gen3 x2。
  • 删除了RX Buffer credit allocation -performance for received requests 参数的High和Maximum值。因为已是无效设置。 />.
  • 完善了channel设置说明，为Gen1和Gen2数据率添加了fPLL设置，还在Arria 10器件中Hard IP的物理布局中添加主CGB位置。
  • 恢复了Design Implementation（设计实现）章节。
  • 在Features部分的Hard IP for PCI Express IP Cores性能列表中增添了Avalon-ST Interface with SR-IOV variations栏。
  • 删除了Migration和TLP格式附录，但新添加了Frequently Asked Questions（常见问题）附录。
  • 更新了SDC Timing Constraints部分的信息。
  • 从设计实例。第1-8页中删除了静态实例设计列表。可从安装目录中导出可用实例设计的列表
  • 修复了细微错误和错别字。
2014年12月 14.1 此 Arria®10 用户指南的修定内容如下：

  • 在Getting Started章节中，更正了仿真的目录路径。

  • 添加了RX Burst Master仅支持dword粒度的实际情况。
  • 添加了关于test_in[2]，test_in[6]和test_in[7]的定义。
  • 添加了关于Quartus II编译的指令。
2014年8月 14.0 Arria 10

Arria®10 Avalon-MM DMA for PCI Express IP 内核的修订内容如下：

  • 修订了描述符控制器的编程模型。
  • 添加了将在方针目录中自动生成的仿真日志文件，altpcie_monitor_a10_dlhip_tlp_file_log.log。 要在Quartus II 14.0中仿真，必须重新生成您的IP内核从而创建支持的监控文件，以生成altpcie_monitor_a10_dlhip_tlp_file_log.log。请参阅Understanding Simulation Dump File Generation了解更多信息。
  • 添加了支持128位和256位接口到应用层。
  • 添加了64位寻址而不再需要地址转换。
  • 删除了Channel Placement for PCIe in Arria 10 Devices。 请联络您的Altera销售代表了解PLL和channel使用方法。
  • 添加了BAR2的可选突发RX Master支持。
  • 修订了Read DMA Example和Software Program for Simultaneous Read and Write DMA以便运行于修订后的描述符控制器编程模型。
  • 对描述符控制器进行下列优化：
    • 减小负载优化了性能，如64字节以太网数据包
    • 减少了主机更新的成本开销
    • 支持动态主机更新和DMA操作同时进行
    • 支持选择Avalon-MM桥中嵌入式描述符控制器或单独例化
  • 添加了通过可选的Control Register Access (CRA) Avalon-MM从端口到已选Configuration Space寄存器和链路状态寄存器的访问。
  • 添加了第三方BFM要求用于Gen3 variant的阶段2和阶段3均衡的仿真支持。
  • 添加了多个MSI/MSI-X支持。

本用户指南修订内容如下：

  • Arria®10 器件中作为可选refclk频率的125 MHz时钟。 Arria®10 器件支持PCI Express Base Specification, Rev 3.0指定的100 MHz参考时钟。
  • 更正了Maximum payload size参数的值。可用量为128或256字节。
  • 完善了器件ID和子系统供应商ID的定义以表明这些寄存器仅在Type 0 (Endpoint)配置空间有效。
  • 删除了 Arria®10 器件中作为可选refclk频率的125 MHz时钟。 Arria®10 器件支持由PCI Express Base Specification, Rev 3.0指定的100 MHz参考时钟。
  • 添加了Next Steps in Creating a Design for PCI Express到Datasheet章节。
  • 删除了Transaction Layer Protocol Details章节。此信息仅适用于Avalon-ST接口。
  • 删除了PIPE接口中的txdatavalid0信号。此信号不可用。
  • 删除了关于MegaWizard® Plug-In Manager的参考内容。由于14.0 the IP Parameter Editor Powered by Qsys已替代了MegaWizard Plug-In Manager。
  • 添加了关于test_in[2]，test_in[6]和test_in[7]的定义。
  • 更正了数据表： Arria®10 Avalon-MM DMA for PCIe章节里Performance and Resource Utilization Arria®10 Avalon-MM DMA for PCI Express列表中的接口宽度。
  • 删除了关于pclk的讨论。Arria 10器件中客户无法访问该时钟。
  • 更正了 Reset and Clocks章节中 Arria®10 器件的 Reset Controller图示。
  • 更正了CvP Status寄存器中关于位的定义。
  • 删除了channel布局图中的PLL。
  • 为CvP in Arria 10 Devices图示中支持的配置方案添加了快速被动并行（FPP）。
  • 更新了Power Supply Voltage Requirements 列表。
  • 纠正了描述符指令总线的名称。字母DMA现在更改为Ast。例如，WrDMARXValid_i现在为WrAstRXValid_i。
  • 添加了RD_CONTROL和WR_CONTROL寄存器Done位。 设置后，描述符控制器为状态列表中的每个描述符写入该位，并在最后一个描述符完成后发送单个MSI突发。
  • 删除了与 Arria®10 Avalon-MM DMA接口IP内核无所关联的章节。而Avalon-ST版本较为完整，可从中找到这些章节：
    • – Design Implementation （设计实现）
    • – Optional Features（可选特性）
    • – Debugging（调试）
    • – Throughput Optimization （吞吐量优化）
2013年12月 13.1 Arria 10

首次发布。

二级标题