Arria 10 Avalon-MM DMA接口PCIe解决方案用户指南

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ID 683425
日期 10/31/2016
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1. 数据表 2. Avalon-MM DMA入门 3. 参数设置 4. Arria 10器件中Hard IP的物理布局 5. 寄存器 6. 错误处理 7. IP Core体系结构 8. 设计实现 A. 传输层数据包（TLP）头格式 B. Arria 10 Avalon-MM DMA接口PCIe解决方案用户指南存档 C. 修订历史
1. 数据表 x
1.1. Arria®10 Avalon-MM DMA接口PCIe数据表 1.2. 特性 1.3. 比较Avalon-ST，Avalon-MM和支持DMA的Avalon-MM接口 1.4. 发布信息 1.5. 器件系列支持 1.6. 设计实例 1.7. 调试功能 1.8. IP Core验证 1.9. 性能和资源利用 1.10. 建议的速度等级 1.11. 创建PCI Express设计
1.8. IP Core验证 x
1.8.1. 兼容性测试环境
2. Avalon-MM DMA入门 x
2.1. 生成Testbench 2.2. 在ModelSim中仿真实例设计 2.3. 运行门级（Gate-Level）仿真 2.4. 生成综合文件 2.5. 创建 Quartus® Prime项目 2.6. 编译设计 2.7. 单独例化时描述符控制器的连接性
2.1. 生成Testbench x
2.1.1. 了解仿真已生成文件 2.1.2. 了解仿真日志文件生成
3. 参数设置 x
3.1. 参数 3.2. Arria 10 Avalon-MM设置 3.3. 基地址寄存器（BAR）设置 3.4. 器件识别寄存器 3.5. PCI Express和PCI性能参数 3.6. 配置，调试，和扩展项 3.7. PHY特性 3.8. Arria®10 设计实例
3.1. 参数 x
3.1.1. 基于接口类型的RX缓冲分配可用选择
3.5. PCI Express和PCI性能参数 x
3.5.1. 器件性能 3.5.2. 错误报告 3.5.3. 链路性能 3.5.4. MSI和MSI-X Capabilities 3.5.5. 插槽性能 3.5.6. 电源管理 3.5.7. 供应商指定扩展性能（VSEC）
4. Arria 10器件中Hard IP的物理布局 x
4.1. Gen1，Gen2，Gen3数据速率的Channel和管脚布局 4.2. Gen1和Gen2数据速率的Channel布局和fPLL使用 4.3. Gen3数据速率的Channel布局，以及fPLL和ATX PLL的使用 4.4. PCI Express Gen3 Bank组使用限制
5. 寄存器 x
5.1. 配置空间寄存器与PCIe规范的一致性 5.2. Type 0配置空间寄存器 5.3. Type 1配置空间寄存器 5.4. PCI Express性能结构 5.5. Intel定义的VSEC寄存器 5.6. CvP寄存器 5.7. 不可纠正的内部错误掩码寄存器 5.8. 不可纠正的内部错误状态寄存器 5.9. 可纠正的内部错误掩码寄存器 5.10. 可纠正的内部错误状态寄存器 5.11. DMA描述符控制器寄存器 5.12. 控制寄存器访问（CRA）Avalon-MM从端口
5.11. DMA描述符控制器寄存器 x
5.11.1. 读DMA描述符控制器寄存器 5.11.2. 写DMA描述符控制器寄存器 5.11.3. 读DMA和写DMA描述符列表格式 5.11.4. 读DMA实例 5.11.5. 软件编程以同时读和写DMA
6. 错误处理 x
6.1. 物理层错误 6.2. 数据链路层错误 6.3. 事务层错误 6.4. 错误报告和数据中毒 6.5. 不可纠正和可纠正的错误状态位
7. IP Core体系结构 x
7.1. 顶层接口 7.2. 数据链路层 7.3. 物理层 7.4. Arria®10 Avalon-MM DMA用于PCI Express
7.1. 顶层接口 x
7.1.1. Avalon-MM DMA接口 7.1.2. 时钟和复位 7.1.3. 中断 7.1.4. PIPE
7.4. Arria®10 Avalon-MM DMA用于PCI Express x
7.4.1. 了解内部DMA描述符控制器 7.4.2. 了解外部DMA描述符控制器
8. 设计实现 x
8.1. 进行管脚约束以分配I/O标准到串行数据管脚 8.2. 建议的复位序列以避免链路训练问题 8.3. 创建SignalTap II调试文件以匹配设计层次 8.4. SDC时序约束
A. 传输层数据包（TLP）头格式 x
A.1. 带有数据负载的TLP数据包
C. 修订历史 x
C.1. 具有DMA的Avalon-MM接口文档修订历史
1. 数据表
2. Avalon-MM DMA入门
3. 参数设置
4. Arria 10器件中Hard IP的物理布局
5. 寄存器
6. 错误处理
7. IP Core体系结构
8. 设计实现
A. 传输层数据包（TLP）头格式
B. Arria 10 Avalon-MM DMA接口PCIe解决方案用户指南存档
C. 修订历史

3.2. Arria 10 Avalon-MM设置

表 14.  Avalon Memory-Mapped（存储器映射）系统设置
参数 值 说明
Avalon-MM address width

32-bit

64-bit

为访问Avalon地址域中Avalon-MM从端口的Avalon-MM RX主端口指定地址宽度。当选择32-bit地址时，PCI Express Avalon-MM桥执行地址转换。指定64-bit地址时，两个方向中都不进行地址转换。将指定目的地址原封不动转发到Avalon-MM接口。

支持DMA的Avalon-MM接口，该值必须设置为64。

Enable control register access (CRA) Avalon-MM slave port On/Off

允许通过指定从端口对互连架构中桥寄存器的读和写访问。Requester/Completer variant要求选择此项，但对于Completer Onlyvariant为可选。使能该项可进行桥寄存器读和写访问，Completer‑Only单dword variation除外。

Export MSI/MSI-X conduit interfaces On/Off

此项设置为On， 内核导出可用于实现MSI和MSI‑X中断自定义处理的顶层MSI和MSI‑X接口。 请参阅 Interrupts for End Points Using the Avalon-MM Interface with Multiple MSI/MSI‑X Support，了解更多关于自定义中断处理的信息。如果此项设置为Off，内核内部处理中断。

Enable hard IP status bus when using the Avalon-MM interface On/Off 此项设置为On时，您的顶层variant包含有助于调试的信号，如，链路训练和状态，以及错误信号。顶层variant包含下列信号：
  • 链路状态信号
  • ECC错误信号
  • LTSSM信号
  • 配置奇偶校验位错误信号
Instantiate Internal Descriptor Controller On/Off 此项设置为On时，描述符控制器被包含于Avalon-MM DMA桥中。关闭此选项时，其中的描述符控制器会作为一个单独的外部组件。如要在设计中使用Intel提供的描述符控制器，就开启此项。如要修改或替换设计中的描述符控制器逻辑，请关闭此项。
Enable burst capabilities for RXM BAR2 port On/Off 设置此项为On时，BAR2 RX Avalon-MM主端口具有突发性。如果BAR2为32 bits可突发，则BAR3不可作为其他用途。如果BAR2为64 bits，BAR3寄存器保留地址的上层32 bits。
Enable 256 tags On/Off 此项设置为On时， 内核支持256个标签， 改善高延迟系统的性能。打开Control寄存器中的Extended Tagbit后，在此开启该项。
Address width of accessible PCIe memory space 20-64 指定必要的位数以访问PCIe地址空间。
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