Arria 10 Avalon-MM DMA接口PCIe解决方案用户指南

ID 683425
日期 10/31/2016
Public
文档目录

4.1. Gen1,Gen2,Gen3数据速率的Channel和管脚布局

下图说明用于Arria 10 Hard IP for PCI Express的x1、x2、x4、及x8 channel和管脚布局。

图示中,没有被用于PCI Express协议的Channel可用于其他协议。未使用Channel为灰色。

注: 所有配置中,PCS中的物理channe 4连接到硬核IP中的逻辑channe 0。您不能改变下图所示的channe布局。

请参阅本章开头显示各类Arria 10器件中硬核IP PCIe模块物理位置的图示,获得<txvr_block_N>和<txvr_block_N+1>的可能值。对于每HIP模块而言, 收发器为<txvr_block_N>,且与其相并在其下方扩展。位于<txvr_block_N>正上方的收发器模块是<txvr_block_N+1。例如,在配备96个收发器通道和4个PCIe HIP模块的Arria 器件中,如果您的设计使用支持CvP的HIP模块,则 <txvr_block_N>为GXB1C,以及<txvr_block_N+1>为GXB1D。

图 9.  Arria 10 Gen1,Gen2,Gen3 x1 Channel和管脚布局
图 10.  Arria 10 Gen1,Gen2,Gen3 x2 Channel和管脚布局
图 11.  Arria 10 Gen1,Gen2,Gen3 x4 Channel和管脚布局
图 12.  Arria 10 Gen1,Gen2,Gen3 x8 Channel和管脚布局